[参考译文] TI-JESD204-IP：TI-JESD204-IP 与 AXKU3板上的 DAC38J82 - CGS 问题调试

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1485985/ti-jesd204-ip-ti-jesd204-ip-with-dac38j82-on-axku3-board---cgs-issue-debugging

工具与软件：

您好！

与配合使用的器件 TI-JESD204-IP 内核 和 DAC38J82 流经连接 FMC 连接 的影响 AXKU3开发板 . 的配置 DAC3X8J8X GUI 作为图像和.config文件附加以供参考。

我遇到的问题如下：

• 我能够成功 复位 JESD 内核 .
• 在 SYSREF 信号由 DAC 触发 、 SYNC 信号被置为低电平 但是 不会重新置为高电平 .
• 我怀疑 CGS (代码组同步) 未建立。

我已经验证了中的所有参数 TI-JESD204-IP 内核 在 FPGA 端匹配。 。 收发器向导设置 如下所示：

• 收发器时钟： 153.6 MHz。
• 自由运行的 DRP 时钟： 76.8 MHz (根据向导)。
• 我观察到了一个 19.2 MHz tx_lmfc_pulse从中删除 TI-JESD204-IP 内核 .

如果可以提供解决此问题的任何建议或调试步骤、我将不胜感激。 如果需要更多信息、请告知我。

谢谢！

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