[参考译文] TI-JESD204-IP：问题合成 TI_204C_IP

admin

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

器件型号：TI-JESD204-IP

工具与软件：

您好！

将 IP 集成到时设计在 Vivado 并尝试合成中、我遇到以下错误：

[Synth 8-9210]无法直接访问内存"cfg_rx_lan_map_unpacked"
[Synth 8-10976]在此 Verilog 模式下不允许使用多个封装尺寸

有趣的是、当我使用 RTL 设计时系统在没有将其纳入块设计的情况下、它成功地合成了。

是否可以在中使用 TI_204C IP 设计并成功地在 Vivado 中合成它？非常感谢您提供任何建议或解决方法！

0 admin 6 个月前

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尊敬的 Sundar：

是的、可以直接使用 RTL、但 Vivado IP 积分器流程不允许系统进行 Verilog。如果您在顶层模块周围创建 Verilog 包装并使所有多维数组平展、您应该能够在块设计中拖放新的顶层。

此致、

阿米特

0 admin 6 个月前

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我已经展开了多维数组并创建了 Verilog 包装程序并将其封装到 IP 中。但当我在块设计和合成中使用它时、在 I/O 引脚规划面板中找不到收发器封装引脚。

0 admin 6 个月前

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尊敬的 Sundar：

请在包装程序更改后运行模拟、以确保连接未中断。在 IO 面板中找不到引脚的唯一原因是该工具在合成期间对引脚进行了优化(或者如果没有看到差分缓冲器、则可能将差分引脚分配为单端引脚)。

此致、

阿米特

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