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[参考译文] ADC3910D065:可以配置 SDR (DCLK 频率是采样时钟频率的两倍)吗?

Guru**** 2379420 points
Other Parts Discussed in Thread: ADC3910D065
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1490292/adc3910d065-possible-to-configure-sdr-with-dclk-being-twice-the-frequency-of-sampling-clock

器件型号:ADC3910D065

工具与软件:

您好!

我正在使用 ADC3910D065设计 PCB、但我对配置可能性很好奇。 在数据表中有很多使用 SDR 和 DDR 等进行串行化的示例、但我不想使用该示例。 因此、我想知道这是否可行:

我想使用 SDR 模式从通道 A 和通道 B 获取数据、其中并行总线的时钟频率是采样时钟的两倍。 如果可以的话、我在数据表中有点困惑?
我将其与 STM32H723 MCU 上的并行同步从接口(PSSI)或数码摄像机接口(DCMI)搭配使用、尝试避免使用 FPGA。


如果您有任何帮助、我将不胜感激!

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    您好!

    您所介绍的模式为 DDR 模式、但 DCLK 是采样时钟的2倍。 遗憾的是、ADC 无法以 高于采样时钟的速率输出 DCLK。 为了达到所描述的效果、必须在 ADC 之外用 DCLK 相乘。

    此致!

    Luke Allen

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    我的问题是、MCU 只处理下降沿或上升沿、而不能同时处理两者。