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[参考译文] ADC3910S125:确认单通道接口不需要下降时钟沿

Guru**** 2378650 points
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1493889/adc3910s125-confirmation-that-falling-clock-edge-not-needed-for-single-channel-interface

器件型号:ADC3910S125

工具与软件:

我们使用 ADC 默认设置。  

您能否确认单端配置不需要 nDCLK (下降时钟边沿)。  似乎双通道器件需要 DDR 模式、但尚不清楚单通道接口上是否需要 nDCLK

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    尊敬的 Cameron:

    您能否说明一下您谈论的是 SDR 模式还是具有单端 DCLK。  您互换了几个术语、我只是想确保我理解您所指的内容。

    此致、

    Geoff

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    啊-  

    我们发现了这个问题。  单通道部分仍默认为 DDR、其中 Channal A 是第一个周期、Channel B 是第二个周期。  我们将 FPGA 设置为在时钟的下降沿锁存、因此我们每次都得到"0"。  

    谢谢