[参考译文] AMC3336：AMC3336直流偏移问题

尊敬的 Alexander：

感谢您的快速响应。 您发送的第一个文档是我们遇到的文档。 我们有 FPGA sin3滤波器解调器、从 FPGA 发送时钟、 在 FPGA 接收数据。 但我们在时钟和数据之间有很大的延迟,我们遇到时间违规,这就是为什么我们把时钟 从20Mhz 降低到10MHz,现在它工作正常,但我们也测试12.5MHz,我们遇到了一些不同的东西,我想,因为从示波器它似乎从 ADC"跳过"你可以看到它在下面的附图. 根据我们在12.5MHz 处的测量和计算、不存在时间危险。
我所做的只是在控制 PCB (有 FPGA 和 DIFF.LINES+连接器)和测量 PCB (connector+DIFF.LINES+ADC)之间拔插和插接连接器、有时会出现问题。 即使在我们使用这些元件的转换器中加电时也会发生这种情况

在这里、您可以看到12.5MHz 下的正常运行(黄色=时钟/绿色= DATA_FROM_ADC)：

发生以下问题(黄色=时钟/绿色=数据_发件人_ ADC)：

只需添加一些信息：发生数据错误时、在次级侧=3.48V 和 LDO=3.21V 之后加电、并使其电压电平与正确的数据操作相同。  将 PRIMARY_POWER/SECONDARY_POWER/CLOCK 短接至 GND 将其修复(猜测加电重新启动)。 它不是闩锁、但 CLK 肯定也有一些东西。 是否存在 CLK 在上电期间为逻辑高电平的问题？ 是否需要在上电期间通过一些下拉电阻器将 CLK 保持在低电平？ 我无法在数据表中找到有关 CLK 引脚的任何内容、只能找到用于布线阻抗优化的 RC 滤波器。 但奇怪的是、它在20MHz/15MHz/10MHz 上工作、而不在12.5MHz 上工作。

尊敬的 Tomas：

在低侧(VDD2)上电之前应用时钟会违反器件的绝对最大额定值。 这就是次级侧的含义吗？  

我的意思是、当 VDD 电压(橙色)上升时、时钟引脚电压(蓝色)也随之上升到逻辑高电平、一段时间后  、时钟出现、第一个脉冲变为逻辑低电平(示波器上的信号被欠采样、这些脉冲是真正的好正方形=忽略绿色/蓝色、就像图片上的噪声一样)。 上电期间是否应将 CLK 保持在低电平？ 时钟引脚由 DIFF 驱动。 线路 IC SN65C1167E 输入无默认状态(未定义的输出)。 我可以尝试在 IN_P/IN_N 引脚上提供上拉+下拉、以便在上电时钟保持逻辑低电平时。 你怎么看？ 此致 Thomas

您好、Thomas：

我建议在正确建立 DVDD 之前将 CLK 保持为低电平。 最近几天有什么幸运？  

尊敬的 Alexander：

即使我在上电期间保持 CLK 为低电平、也没有任何帮助。 有时、来自 Diif.line.driver SN65C1167E 的第一个时钟似乎不保持 占空比50%/50%、但从38%/62%占空比开始、几个时钟后稳定到48%/52% 、但看起来它对 ADC 和 ADC 执行某些操作、然后发送偏移数据。 我认为需要进行一些阻抗迹线调整。 因为有一个差动 线路驱动器 输出在一条布线上使用时钟馈送四个 ADC。 您是否建议为每个 ADC 配备一些自己的时钟驱动器和布线？ 这可能是反射不良的阻抗迹线调节问题吗？

此致 Thomas