[参考译文] ADS1261：以全零响应

尊敬的 Everett Everett：

您能否提供逻辑分析仪捕获结果、显示数据回读过程中的完整数据传输？ 请包括 CS、DOUT、DIN、SCLK 和 DRDY

还请提供原理图

-布莱恩

Bryan、

你(们)好 感谢您这么快的回答。 我会 尽快为您提供四个 SPI 通信引脚的这些逻辑分析仪图。 我们的逻辑分析仪需要更换。 如果我列出了我用于初始化总线的所有 SPI 总线寄存器设置、会有帮助吗？ 我最初在33.3 MHz 下运行 SPI 总线  、时钟分频器为4、配置寄存器预分频器为32、我认为这个分频器为260kHz。 我想知道哪个时钟适合1261最初对其满意、然后才能写入自己的寄存器。 我们使用与上一个工程相同的 Vivado FPGA、它与用于 SPI CS、SCLK、DIN 和 DOUT/(非) DREADY 的 Xilinx SOC 具有完全相同的硬件连接。 就像我说的那样、我将使用 Xilinx SPI RX FIFO、它报告读取时为零的字节。 我非常仔细地按照 Zynq-7000 SoC 技术参考手册中的说明对总线进行编程。  这是我第一次为1261编程、因此如果我没有提出正确的问题、我深表歉意。

尊敬的 Everett Everett：

假设您未使用 SPI 超时特性、ADS1261没有最低 SCLK 速度。 但是、尝试像1 MHz 这样的产品可能是不错的、只是要确定

如果将 ADS1261 START 引脚拉至高电平、在建立 ADC 电源和时钟后、您是否会看到 DRDY 引脚以~50Hz 的频率切换？ 这很好地表明 ADC 实际上已通电并正确计时、并且 ADC 调制器正在处理数据。 否则、您会遇到电源(或接地)和/或时钟问题

您能给我们发送一个原理图吗？

-布莱恩

Bryan、

我认为你在这里的建议可能已经为我们解决了这个问题。 我问了我们的硬件工程师、他在哪里连接了 START、显然他们将其运行到我的软件当前无法访问的其中一个 GPIO 引脚中、因此我没有将 START 引脚驱动为高电平。 这也许会解释为什么1261没有响应。 我们现在正在进入 Vivado 并弄清楚如何为软件提供对该 GPIO 线路的访问权限。 我将在几周后再次发布、这样就可以在该主题中获取结果。 感谢您的帮助！

我正在使用连接的新针脚来重置1261。 但我仍然没有从 DOUT/DREADY 线路上的1261获得任何数据。 我附加了逻辑捕捉图像。 我得到了几次数据0xFF、0x08以响应复位0x06、0xFF、但大部分时间我都得到全零或全0xFF。 我尝试了许多由 Xilinx SPI 总线分频器确定的不同波特率。

尊敬的 Everett Everett：

我曾问过、复位后、您是否可以将 ADS1261 START 引脚拉高、然后监控专用 DRDY 引脚-您是否会看到此引脚以~50Hz 的频率切换？

此外、SCLK 在错误的边沿触发、应在下降沿触发、而不是在上升沿触发。 这不会导致您看到的问题、但应以任何方式进行更改

-布莱恩

你(们)好 哇,那是快。 我的硬件工程师查看了图并同意您的看法、即时钟边沿似乎是异相的。 我可以在 Xilinx SPI 总线设置中轻松地反转时钟的极性、因此我会立即尝试。 我还将 START 拉至高电平、在总线上不执行任何其他操作、然后查看逻辑是否为和。 显示了50Hz。 这很简单、所以我将在几个小时内收到数据。

尊敬的 Everett Everett：

明白了、我们将等待您的测试结果

-布莱恩

我刚刚完成了其他测试。 如果我所做的只是将 START 引脚拉至高电平、则在 DRDY 上根本看不到50Hz 信号或该引脚上根本没有任何周期波形。 附加的逻辑分析仪捕获结果是我们努力确保时钟极性正确。 但是、逻辑分析仪无法再对数据进行解码、并注意 DRDY 引脚发生移动、但看起来不包含数据。 看起来它卡在 DRDY 函数中、而没有更改为 DOUT 以回显0x06、0xFF 的 MOSI 命令。

要获取 Xilinx Zynq 7020 SPI 总线时钟集、我要在 Xilinx CR 寄存器中设置以下位。

位2 = 1 //第三位时钟在外部字无效。

位1 = 1 //第二位时钟静态高电平

此外、我还在发送额外的字节以保持 SPI 总线开路、因此为1261提供了时钟以进行响应。 我的命令实际上是0x06、0xFF 、0xFF、0xFF 。 当我只发送0x06、0xFF 时、SPI 总线将在发送第二个字节后立即关闭时钟、我认为这可能会阻止1261响应。

尊敬的 Everett Everett：

SCLK 处于空闲高电平、这根本不工作。 SCLK 需要处于空闲状态低电平、您需要在 SCLK 的下降沿捕获数据。 您之前的 SCLK 极性正确

是监视专用 DRDY 引脚还是组合的 DOUT/DRDY 引脚？ 请仅在前面所述的测试中检查专用的 DRDY 引脚、您不需要监控 DOUT/DRDY

-布莱恩

好的、我会将时钟恢复为原来的样子。 时钟空闲低电平、外部字无效和捕获下降沿。 我们将逻辑分析仪连接到1261 DOUT/DRDY 引脚、即组合引脚。 我当时并不知道1261具有专用的 DRDY 引脚。 我将与我们的硬件工程师进行检查、让他将该引脚引出、并使用该引脚重复启动测试。 虽然我很好奇为什么1261没有将数据放在组合引脚上。 如果我确定了可以工作的时钟、但在此之前它只执行零或全部0xFF、并且没有回显命令(您已经知道)。

尊敬的 Everett Everett：

明白了、我们将等待您的测试结果

-布莱恩

尊敬的 Everett Everett：

您能否说明信号在您发送的图像中的标记方式？ 每个信号都有一个写入的标签、然后下方有一个 SPI 分析仪的关联标签。 例如、第一个(黄色)信号显示"SDI"和"SCS"。 由于它们存在冲突、那么哪一个是正确的？ 我无法从信号本身判断、除了蓝色信号似乎是 SCLK

如果绿色信号是 CS、当 CS 为高电平时、为什么要发送 SCLK 和 DIN 信息？ 当 CS 为高电平时、器件不会响应任何命令。 那么、您能解释一下您向我展示的是什么吗？

-布莱恩

你是对的、我今天早上也注意到了同样的事情、不知何故我们的逻辑分析仪通道发生了变化。 现在应该在下图中修复此问题。 通道在图中的放置顺序相同：

通道1蓝色为 SCLK、

通道3黄色为 SDI MOSI (主 SPI 总线输出从器件1261输入)。  

通道0、紫色为 DOUT/DRDY (MISO)、

通道2绿色非 CS、

我将 Xilinx SPI 总线主器件设置为时钟静态低电平、时钟 外部字未激活。 在此运行中、我以手动模式运行总线。 在此运行中、我还使用另一个从器件循环遍历总线上的所有三个从器件、以向1261发送复位命令、目的是查看我是否可以让芯片选择移动、但 nCS 根本没有移动。 我们的硬件工程师坚持 CS 已正确连接、但其行为好像 Xilinx SPI 总线没有驱动它、无论所选从设备的寄存器设置如何都是如此。 另外、您可以看到 SPI 总线仅在发送期间驱动时钟、这意味着1261没有可用于响应第二个字节的时钟。 我不确定如何解决此问题。  

此外、正如您所建议的、我们将示波器连接到专用的1261 DRDY 引脚、仅设置 START 引脚、没有执行任何其他操作、并且1261专用 DRDY 上没有周期性信号。

编辑：我还在自动发送模式下将测试设置时钟重新运行为活动外字和总线、生成的图形完全相同、在 CS 或 DOUT 上没有移动。

我认为第一个优先事项是弄清楚为什么1261没有从 DRDY 开始响应、以及 Xilinx SPI 总线没有移动 CS 的原因、尽管我还不确定如何继续。 下面是正确设置通道后的最新图。

尊敬的 Everett Everett：

您的 SCLK 仍在捕获中的错误边沿(应在下降沿)触发。 如果仅分析器就是这种情况、那么这不会影响通信、您的捕获将是错误的。 但是、如果控制器在错误的边缘捕获数据、则通信将无法正常工作。   

您能给我们发送一个原理图吗？

您能否向我们发送您设置的图片、即如何将所有设置连接在一起？

您有可以尝试的 EVM 吗？ 这可以用作电路板的基准、以便您了解通信应该是什么样子、以及因为 EVM 模拟/数字电路已经过测试

-布莱恩

抱歉、我们损坏了芯片选择引脚。 这就是为什么今天随着软件的变化,我看到没有芯片选择. 我们回到之前的版本、其中的图表清楚地显示了芯片选择正在移动、它们不再工作、因此我们检查了 CS 引脚、实际上它被阻断、可能是在我们探测专用的 DRDY 引脚(非常小)时。 在我们修复电路板的过程中、您可以随时待命。 请保持问题未解决、因为我们在修复电路板后仍然需要让 DOUT 正常工作。 很抱歉今天的错误信息。  

我怀疑我能得到你的原理图,因为这是一个 ITAR 项目,但我可能能够创建一个详细的连接列表和你对评估板的建议是有意义的,我会继续这样做。 稍后再介绍。

-Everett

尊敬的 Everett Everett：

理解了,我们将等待您的进一步信息

-布莱恩

Bryan、

你(们)好 我们固定了电路板和 CS 引脚。 完成此操作并仔细查看我的软件后、我在手动从器件选择和自动发送中运行 Xilinx SPI 总线、得到了下图。 这是一个巨大的进步比以前,因为1261显然是以某种方式作出反应。 但是、在响应复位命令 TX 0x06、0xFF 时、1261使用0xC6、0xFF 驱动 DOUT。 响应添加了两个高位、将0x06更改为0xC6。 我的软件确认它正在从 FIFO 中读取0xC6、这与下图中的逻辑分析仪解码相匹配。

此外、Xilinx SPI 总线仅在发送期间驱动时钟、我尚未弄清楚如何使总线时钟保持完整的1261响应、但我想这对于 Xilinx 来说是一个问题。 现在、我通过发送额外的0xFF 来作弊、以保持总线时钟运行到1261。 芯片选择正在更改、但超出了此图表的宽度。

尊敬的 Everett Everett：

您的逻辑分析仪仍在错误的边沿触发(需要在时钟下降沿触发)。 控制器在错误的边沿启动似乎也是如此、因为 DIN 在时钟上升沿保持稳定(见下图)。 不过、您希望 DIN 在下降时钟沿期间保持稳定、因为这是器件锁存该值时的情况。 如果 DIN 在下降时钟沿转换、 器件可能会错误地解释数据。

请更正控制器中的这些设置、并希望器件能够正确响应

此外、RESET 命令只需要您发送两个字节、并且您将在同一帧中接收两个字节。 当您尝试发送 RESET 命令时、我不清楚为什么在上述捕获中发送4个字节

-布莱恩

Bryan、  

你(们)好 我认为它至少能用于 RESET 命令。 根据您上面的建议、我仔细查看了时钟边沿、发现以下 SPI 总线设置适用：

时钟相位活动外字。

时钟极性静态高电平。

我认为这会导致数据在正确的边沿上发生变化、以便1261基于时钟进行读取时、边沿保持稳定。 因为我现在已经得到了对复位命令的正确响应、即 TX 0x06和0x06。

星期一我将为此主题拍摄新快照。 我需要一两天时间才能使其他命令正常工作、这样我们就可以让问题保持开放状态、直到我再进行一些测试以确保正常运行。

此外、我还回答了我自己关于保持总线时钟运行的问题。 对1261规范的仔细检查表明、每个命令都指定在关键字节之后传输的任意字节数、以便在1261响应时保持总线上的时钟。 这正是我所做的,我认为这是一个骗局,但事实证明它是设计. 很抱歉、我之前没有注意到这一点。  

谢谢、

Everett

尊敬的 Everett Everett：

谢谢、我们将等待您届时取得的进展

-布莱恩

我仍然无法从1261获得一致的结果。 基本上,重复发生的是,我得到了数百个失败的重置命令和一个好命令,然后在那一点,如果我假设1261正在运行,并尝试其他命令,我可能会得到一个好命令,然后其余的失败。

从下图中、您可以看到它响应两条或三条命令、然后 DOUT 变为低电平、之后没有移动。

我从逻辑分析器中捕获了五个图表、以显示整个事件系列。 按此顺序、1 -在引导时扩展的视图超过9秒、显示在 DOUT 上的操作、然后静音、2 -在2.100和2.103秒之间稍微放大好部分的视图。 3 -大约零秒时的时钟电平视图、显示首次成功响应 RESET 命令；4 -第二次到最后一次成功的时钟电平视图、大约2.101、这是第二个图像第一个尖峰的吹扫；5 - DOUT 在2.101695安静运行之前最后一次成功接收的时钟电平视图。  

请记住、这一切都发生在数百次未能完全响应其余0x06命令之后。 我的实验只是引导总线并发送复位命令、直到1261响应、然后读取寄存器、这是基于以下假设：响应复位后、1261会很好、但显然情况并非如此。

由于我找到了上述正确的总线时钟设置以及可在 DOUT 上获得良好复位响应的波特率、因此我不再涉及这些参数。 但是、我对直接启动和复位引脚进行了广泛的实验、并启用了一次 SPI 总线、使其开启或启用、并在每条命令周围禁用、但这并不成功。

此时、我基本上已经在软件可用的 Xilinx SPI 总线上对每个可能的参数进行了实验、或者至少对明显的参数进行了实验、我正在寻找一种更具分析性的方法来使1261始终响应。  

非常感谢您到目前为止的帮助、

Everett

上图如上所述：

尊敬的 Everett Everett：

SCLK 必须始终处于空闲状态低电平。 您可以在下图中看到 SCLK 处于高电平闲置数百微秒、您能否修复此问题？ 基本上、仅当需要发送 SCLK 时才应切换 SCLK、否则该信号应保持低电平

您是否有我们的 EVM 可与我们的电路板配合使用？ 您可以使用我们 EVM 的控制器部分连接到电路板、以便与 ADC 进行通信、只需确保 ADC 部分正常工作(您的控制器似乎有很多问题)

-布莱恩

Bryan、

你(们)好 再次感谢您的快速响应。 时钟空闲低电平是 DIN 在错误的边沿上转换之前的情况。 我能够使边沿正确以获得一个复位命令响应的唯一方法是将总线时钟设置为活动外部字、并将极性静态高电平以纠正边沿转换、但现在时钟在字之外保持高电平。 我将编写一个软件版本、将介绍时钟设置的所有四种组合、看看是否可以在总线安静时找到 DIN 在下降沿保持稳定、时钟为低电平的版本。  

是的,我同意我们应该得到一个开发板,我会跟我的硬件家伙订购.  

我还尝试了设置1261启动和复位引脚、但这没有帮助。 我不确定应该设置和保持 START 引脚、还是只设置和清除该引脚。

您对 Xilinx 7020 SPI 总线的熟悉程度如何？ 我猜在某些寄存器中缺少一个设置。

当我一次运行全部4个总线时钟组合时、我将再次发布我的结果。 您在那之前不需要做出响应、因为我认为、我们需要使用所有四个选项以逻辑分析仪时钟极性快照的形式提供结论性数据、然后您才能在这里花更多时间。

谢谢、

Everett

尊敬的 Everett Everett：

START 引脚用于控制转换。 将 START 拉至高电平以启动连续转换、或将 START 切换为高电平、然后切换为低电平以进行单次转换。 如果要通过命令控制转换、请将 START 保持在低电平

除非要复位器件、否则 RESET 引脚应始终保持高电平

我不了解有关 Xilinx 7020 SPI 总线的任何信息 我知道要使 ADC 正常工作、需要进行何种通信、我会与您合作以确保控制器的行为方式、但通常由工程师决定控制器部分。 多个供应商之间的每个控制器系列都有太多细微差别、无法提供相应的支持。 当然、他们(Xilinx)应该能够为您提供帮助

-布莱恩

Bryan、

你好,我今天有更好的运气基于你的建议,以及你以前的帖子. 今天我修改了以下软件。

  将 START 引脚设置为低电平并保持该状态。

  将 RESET 引脚设置为高电平并保持该状态。

  在发送前启用 SPI 总线时钟、在接收后禁用 SPI 总线时钟。

    (我找到了一个 Xilinx 寄存器位来手动执行此操作)

  循环遍历时钟设置的全部4个排列。

通过这些更改到位、我能够一致地获得正确的 RESET 命令0x06响应、而不会出现1261中的任何错误。

适用的时钟位排列如下：

  极性安静低、相位未激活外字。
  极性安静高、相位活动外部字。

在本例中、我得到了64个正确的复位命令0x06响应中的64个、看起来都像这样...  

明天、我将尝试使用这些适用于其余命令和读取 ADC 值的设置。

尊敬的 Everett Everett：

听起来不错、很高兴您正在取得进展

-布莱恩