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[参考译文] ADC3660：更改 DCLKIN 变化测量

admin
Guru**** 2378650 points
Other Parts Discussed in Thread: ADC3660, ADC3660EVM, AM5728
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1487914/adc3660-changing-dclkin-changes-measurements

器件型号：ADC3660
主题： AM5728中讨论的其他器件

工具/软件：

使用相同的寄存器设置、只是将 DCLKIN 频率从12MHz 更改为40.96MHz 会导致读取的数据从大约11000的计数更改为大约12000的计数。 我们会馈送直流电压以进行测试。

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    TI__Guru**** 2378650 points
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    您好、Tom、

    您处于旁路模式还是抽取模式？ 您的采样率是多少？ 您是否会随 DCLKIN 的变化而相应地更改采样率？

    谢谢、

    Rob

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    TI__Guru**** 2378650 points
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    这是适用于12MHz 输入的寄存器设置。 它们在启动时按顺序写入一个 for 循环。

    //低16位是寄存器/值的组合、例如寄存器0x7的值为0x6C

      0x0000076c、
      0x00001301、
      0x00001300、
      0x00000aff、

      0x00000bee、
      0x00000cfd、
      0x00000e01、
      0x00000f02、

      0x00001810,
      0x00001902、
      0x00001b09、
      0x00001f58、
      
      0x000021f0、
      0x00002406、
      0x00002548
    需要更改哪个寄存器以适应 DCLKIN 更改？
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    TI__Guru**** 2378650 points
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    感谢您发送编修。 但也请回答我上面的问题。

    此致、

    Rob

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    TI__Guru**** 2378650 points
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    我们使用16的实际抽取值。

    采样时钟(CLKP)与 DCLKIN 的值相同(努力确认这一点)。  

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    TI__Guru**** 2378650 points
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    您好、Tom、

    确保我正确理解您的问题：您在16倍实时抽取率模式下使用 ADC3660 (您已确定在此模式下、采样 CLK 和 DCLK 具有相同的频率)。 您首先在12MHz 处使用样片 CLK 和 DCLK 进行了测试、并获得预期的数据样本数。 然后、您将 Sample CLK 和 DCLK 更改为40.96MHz 并获得意外数量的样本？

    还有一些问题：

    1. 您使用的输出分辨率(14位、16位、18位)和输出接口(2线、1线、1/2线)是什么？
    2. 您是否在使用 ADC3660EVM 和 TI 采集卡？ 或者、这是您自己的电路板/FPGA 设计吗？
    3. 如果将 EVM 与 TI 采集卡配合使用、您能分享哪个采集卡吗？
    4. 当您说"正在读取数据以更改...计数"时 这是在一定时间内的样本数量吗？
    5. 您希望在40.96MHz 采集多少个样本？

    此致、

    Luke Allen

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    TI__Guru**** 2378650 points
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    您好 Luke、

    问题不在于实际读数本身的样本数量！ 当配置为12MHz 时、我们读取的值为~11000个计数。 当配置为40.96MHz 时、我们在相同的直流输入下读取~12000个计数的值。

    1.16位、1线

    2.我们自己的板

    3.不适用

    4.不、这是从器件读取的 ADC 计数

    5. 512个样本

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    TI__Guru**** 2378650 points
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    您好、Tom、

    我可以看到、因此当您对直流电压进行采样并更改 DCLK 频率时、ADC 代码会发生变化。 需要注意两点：正如 Rob 提到的、DCLK 取决于示例 CLK、因此您必须同时更改两者。 此外、当 ADC3660处于16位、1线、实际抽取/16模式时、DCLK 为0.5 *样本 CLK、它们不相同。 这可能会导致数据被错误读取。 可以使用数据表中的以下公式计算 DCLK 频率(仅适用于旁路或实际抽取)：  

    DCLK 频率=(采样 CLK 频率*分辨率/电线数量/抽取因子)/ 2

    此致、

    Luke Allen

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    TI__Guru**** 2378650 points
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    Luke、

    那么、您能否解释一下、为什么当 DCLKIN 和 CLKP 都设置为12MHz 时、我们都会获得良好的数据？

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    TI__Guru**** 2378650 points
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    Tom、

    只需在此处添加我的0.02美元-如果数据在较低的速率下看起来正常、但在较快的速率下看不到、这可能是一个时间问题。 想在 FPGA 固件设计超时/验证为10M 的情况下把它扔掉。

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    TI__Guru**** 2378650 points
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    您好 Chase、

    感谢您的输入。 我们将连接到 AM5728 McASP 端口、其额定值应高达48MHz

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    抱歉、我不能说我熟悉我们处理器团队的器件。 您能尝试不同采样率之间的测试吗？ 例如15MSPS、25MSPS、30MSPS 等、看看它有什么区别？  

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    您好 Luke、

    我尚未收到关于在上述设置下为什么我们可以获得良好数据并且 DCLKIN 和 CLKP 设置为相同的12MHz 频率的问题的答案。

    我们将在本周努力更改各种时钟频率、以查看其结果。

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    您好、Tom、

    我假设您没有进行抽取、您处于旁路模式？

    12MSPS 采样很可能有效、是帧时钟和数据时钟的确切倍数(因子为8)、数据也是如此。

    抽取模式 抽取因子 FCLK DCLK DA/DB
    旁路 1. 1200万 96M 96M

    您是否可以尝试建议使用 Chase 实验并将采样率更改为15MSPS 或25MSPS？ 它是否仍然正常工作？

    此致、

    Rob

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    您好、Tom、

    我无法评论为什么当提供了不正确的 DCLK 频率时数据似乎正确。 如果您希望器件按照数据表中记录的那样运行、我建议使用数据表中记录的器件。 计算旁路/实际决策模式下所需 DCLK 频率的公式可在数据表的表8-5中找到。

    由于您在 FS = 40.96 MHz 时使用16位、单线、16倍实时抽取率模式、因此 DCLk 频率应如下所示：

    DCLK 频率=(40.96M * 16 / 1 / 16)/ 2

    DCLK 频率= 20.48 MHz

    请 确保正确无误。 我还在实验室中测试了 ADC3660、并使其在您的模式下运行。 我已为您的模式附加了正确的配置。 请注意、此配置取决于序列、因此寄存器必须按相同的顺序进行编程、才能正确配置器件。

    e2e.ti.com/.../ADC3660_5F00_16Bit_5F00_1W_5F00_RealDec16.txt

    此致、

    Luke Allen

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    TI__Guru**** 2378650 points
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    您好 Luke、

    我在 Tom 的团队工作。 我尝试了您发布的设置、但它使我们的 ADC3660器件处于非活动状态、并且不再捕获数据。 经过进一步调查、我们发现您的列表中缺少一些寄存器、例如0x18和0x1F。 这些寄存器对于我们的应用来说是非常重要的。 感谢您的建议。 我们正在比较 ADC3660的设置与其他器件设置、以确保这些设置与我们的设计一致。

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    TI__Guru**** 2378650 points
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    您好：

    您可以更正、在我提供的上述配置中、不会写入这些寄存器。 这是因为默认启用 DCLKIN 缓冲器、这意味着0x18位4和0x1F 位6默认设置为1。 在1W、实时抽取模式下、输出数据被串行化、并且必须启用 DCLKIN 缓冲器。

    如果您对您的应用有任何与配置相关的其他详细信息、请告诉我、我可以帮助您获得工作配置。 如果需要、请告诉我、我们可以将讨论移至电子邮件。

    此致、

    Luke Allen