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尊敬的团队：
我有一个关于 ADS1262器件的 SPI 时序的问题。 ADC 的数据表显示(PG 10)、从 CS 下降沿到第一个 SCLK 上升沿的延迟时间 td (CSSC)应为50ns。 但采样 SCLK 边沿是下降沿。 SCLK 周期要求最小值为125ns。 是否有人知道将延迟时间从50ns 减少到0ns、但 将使用的周期增加到1us 也是可行的、或者 会有一些问题？ 50ns 要求的真正原因是什么？
此致
Tiziano
尊敬的 Tiziano Pigliacelli：
您需要满足数据表中的所有时序规格(我复制了下面的串行接口时序)。 只要 CS 低电平和 SCLK 高电平之间的时间大于50ns、就会满足该规格。 因此、如果 SCLK 周期足够长、使得 SCLK 在 CS 下降至低电平后变为高电平50ns、则无需添加特定的 tCSSC 延迟
这些时间是为了确保 ADC 能够在内部 响应施加的信号(在本例中为 CS)所必需的
-布莱恩
尊敬的 Tiziano Pigliacelli：
在将 CS 置为低电平之前、您是否开始了 SCLK 周期？ 我知道大多数 SPI 外设都会将 CS 拉至低电平、然后开始发送 SCLK。 在这种情况下、1us 的 SCLK 周期永远不会成为问题、因为 CS LOW 和 SCLK HIGH 之间至少会有500ns。 因此、我不确定您正在采取哪些措施来导致该问题
此外、是的、您必须遵循数据表时序要求、否则可能会导致通信出现问题。 您违反这些时间限制的风险由您自行承担
有关 ADC 在两个 SCLK 边沿上都需要时序的原因、请参阅下面的
-布莱恩
您好 Bryan、
感谢您的答复。
我会尝试更好地解释我的情况。
我从未遇到任何操作问题、我的目标是了解为什么我在使用器件时从未遇到与数据表中所述不同的任何问题。
我的使用只会影响 ADC 的输入相位(当我发送命令时)、因为输出相位满足所有时序要求。
发送命令时、CS 下降沿和 SCLK 上升沿同时进行(不是在之后、不是在之前)。
周期为1 µs、因此 SCLK 下降沿在 CS 下降沿之后为500 µs。
数据表的输入阶段规定在 SCLK 下降沿对输入数据进行采样、因此我知道器件在 SCLK 下降沿对我的请求进行采样。 在我的情况下、这一要求已得到满足。
输出相位满足所有时序要求。
在这种特定情况下、我发现器件工作正常(多年)。
也许这是因为在此输入阶段中 SCLK 的上升沿并未真正使用、因此如果满足 SCLK 的下降沿要求、50ns 要求并不重要？ 这种解释是否可行？
很抱歉,答案很长,我希望我更清楚
Tiziano
