[参考译文] ADC128S102QML-SP：上升/下降时间限制、数字输入迟滞和 ADC/VA VD 电源配置问题

您好：Mark、

我将尝试 在这个答复中述及你的所有要点。 如果我错过了一些东西、请告诉我。

[报价 userid="652082" url="~/support/data-converters-group/data-converters/f/data-converters-forum/1506452/adc128s102qml-sp-rise-fall-time-constraints-digital-input-hysteresis-and-vd-va-power-configuration-concerns

对于16MHz 正弦时钟、20/80上升时间约为12.8ns、因此我可以估计该时间至少低于或等于最大上升/下降时间。 此外、片选和 SCLK 输入中是否有任何迟滞？ 这将有助于减缓边沿。

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在这里、您是否考虑使用正弦波作为时钟、依靠一些迟滞来解决问题？ 您是否只是将其用于根据最大 SCLK 频率规格分析上升和下降时间？ 数字输入没有任何集成的迟滞/施密特触发器、因此如有必要、需要在外部实现。

在其他情况下、此器件尚未表征上升和下降时间、但 它们宽容。 我还没有遇到过上升和下降时间在客户系统中造成问题的案例、也没有听说过其他人的此类案例、因此、总的来说、我会说这不是什么问题。 作为一般经验法则、我建议将上升和下降时间保持在6ns 和15ns 之间、以实现良好的边缘检测、防止信号振铃、并获得良好的 EMI 性能。 请告诉我您的控制器是否能满足这些时序要求。  

51 Ω 电阻器背后的理念是为 VD 提供 RC 时间常数、以便在 VA 之后斜升。 这是为了确保 VD < VA + 0.3上电要求、因为 VA 应在 VD 之前斜升。 之所以需要该电压、是因为内部二极管从 VD 变为 VA。 当然、VD 随后会比 VA 慢斜降、但只要二极管未偏置、或电流足够有限、这就不会导致任何损坏或长期可靠性问题。

DOUT 不一定需要 SPI 中的50 Ω 阻抗布线。 通常会添加一些串联电阻、以限制上升和下降时间、并防止过冲/振铃。

大部分电流不由电源提供、在这种情况下为精密电压基准、而是由去耦电容器提供。 只有在电容器在上电时完全放电时、它才必须提供全电流、并且需要什么来为电容器充电。 因此、最好在电源引脚附近使用更大的大容量去耦电容器和更小的去耦电容器。 与模拟电源相比、数字电源消耗的电流相对较小。

此致、
Joel

基本上、您说的是 ESD 保护电路的设计很混乱、因为每个引脚都有连接到 VA 的 ESD 二极管、而不是将数字信号引脚连接到 VD、而且您必须折衷 VD 电源以适应设计缺陷。 模拟设计工程师在数据表中经常讨论嘈杂的数字信号、但在设计产生该数字噪声的电路板时、这一点很有趣。 向 DOUT 添加100 Ω 系列电阻器只是一个带助手、可以将读取数据时序边缘化回控制器。 DOUT 驱动器输出阻抗已经相对较高、快速康宁电阻超过50欧姆、因此在驱动器上增加更多串联电阻将直接导致控制器输入引脚上出现非常缓慢的梯度信号损失、这几乎始终是非单调的。

可能不需要50 Ω 布线、但这些布线普遍存在、因此您的芯片应该能够以足够的信号完整性驱动它们。 我知道 DOUT 上的边沿对于单调性通常不重要、但最好不要特意这样做。

我正在使用耐辐射器件、因此这些问题对设计至关重要。 数据表指出"可以"使用电压基准为其供电、但这只是影响分析、尤其是在对电压基准设计没有特定要求时。