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[参考译文] AFE11612-SEP:DAC CLR 延时

Guru**** 2374090 points
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1508833/afe11612-sep-dac-clr-latency

器件型号:AFE11612-SEP

工具/软件:

从 DAC-CLR-n 引脚变为低电平直至相应的 DAC 输出进入预定义输出的延迟是多少?

另外、请确认每个 DAC 对于此预定义的输出电平可能具有唯一的设置。

参考:

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好 Steve、

    请在此处查看时序、CLR0是橙色的、DAC0是绿色的。 在 CLR0变为低电平时、DAC 立即开始清除过程。 从2.5V 变为0V 需要1us。 较高的 DAC 电压将需要更长的时间才能达到 CLR 电压。 此外、每个 DAC 都有一个专用的清除电压寄存器。

    谢谢、
    Erin