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我将使用 DAC8742H 开发现场总线应用。 变送器驱动器板取自 DAC8742H 数据表。 但是、当我完成物理层测试时、在接收抖动容差测试中失败。 我认为问题出在 DAC8742H 本身、因为 BUS+直接连接到 DAC8742H 的 MOD_IN (通过直流移除电容器)。 我查看了 DAC8742H 数据表、发现抖动容差为+-3.2us
然而、当将我的参考发送器的抖动设置为3.2us 时、DAC8742H 每1000条发送的消息仅获得95-97%的抖动。
我的问题是：
尊敬的 Thong：
我们使用了抖动规范的 FOUNDATION 现场总线定义、在该定义中、我们调整了中等长度命令中每个位的中间单元边缘。 抖动变化是随机实现的、但我们确保某些边沿大于3.2us。 我没有分配、但我记得我们完成了总位时间的大约15%、这超过了抖动规格。 我们发送数百条此类命令(同时每次迭代更改抖动)、然后检查电源条件和温度下的误差。 我们没有看到任何问题。
至于文档、我们会将您引导至数据表中的规格表作为性能声明。 与所有器件一样、我们可以按照行业规范以及我们表中指定的条件(如我们的条款和条件所定义)测试和表征我们的器件。
因此、我对您的评估失败的原因很感兴趣。 您如何实现抖动？ 您能分享更多详细信息吗？
谢谢、
Paul
Thong、
此外、我还能够使用 DAC8742H 找到我们电路板的测试报告。 第一个测试结果表明 VBUS 为32V、抖动波形为±3.2us。 第二个测试结果是 VBUS 为9V、抖动相同。
对于这两项测试、发送了1000个请求、接收了1000个响应。 同样、这是我们组装在一起的电路板、但经过了第三方测试。
Joseph Wu
您好、Joseph
通过进一步调查可以发现、起始定界符对抖动非常敏感。 我使用信号发生器生成2个测试信号、一个没有抖动(蓝色)、另一个没有抖动(橙色)。 VPP 为0.6V。 我将 DAC 配置为使用内部滤波器 、并将波形发生器直接连接到 MOD_IN
在下图中,您可以看到底部的2个波形,而顶部显示所有2个 连续过零之间的时间(以确保时间正确)。
DAC 向 UART 发送1个数据字节、而不是抖动信号。 100%稳定。
当发送具有抖动的信号时、DAC 也会向 UART 发送1个字节、但不是100%。 例如、如果我 以1000次抖动重复发送信号、间隔为50ms、DAC 将仅向 UART 发送600-700次数据、这意味着大约损失30%。
您好、Joseph
我通过移动边沿3.2us (下图中的橙色线)生成了一个新的抖动信号。 如果我重复发送1000个抖动信号、仍然会损失同样的20-30%(间隔50ms)
您建议的另一个测试： 添加多个前导码。 100%以蓝色通过(无抖动、增加1个前导码)、但橙色仍会损失20-30% (1个 抖动3.2us、增加1个前导码)、
您是否可以在 TI 重现测试以进行确认？
Thong、
我终于能够深入研究我们所做的原始测试、我认为差异存在于抖动插入方法中。 我们根据现场总线规范(FF-830)中的物理层一致性测试来测试抖动。 在该测试中、它们不会从单个时钟沿增加和减去3.2us 延迟。 相反、它们会对每个边沿执行1.6us 的连续加减法、从而使任何给定转换的总抖动为3.2us。 它们在规范中显示了一个图来说明抖动的性质：
规范末尾提供了附录 C 中的表格、用于显示接收抖动容差的特定时序偏差。 对于每增加32us 的通信、PAFF 帧的测试中都会添加+1.6us 或-1.6us 抖动：
我会注意到、这是规范的较旧版本、因此情况可能发生了变化。 但是、我想这准确地表示了今天应该如何进行测试。 在本例中、我认为您在从高电平到低电平或从低电平到高电平的转换中增加并减去3.2us 的时间。 这可能是抖动本身预期值的两倍。
无论如何、您都应查阅测试规范并了解抖动转换的实现方式。
Joseph Wu
您好、Joseph
我还添加了另一个抖动信号作为 物理层一致性测试生成、即为每个过零添加+-1.6us。 DAC 芯片无法100%捕获这个抖动信号。 您可以在 JitterFullSignal 处找到信号
Thong、
新下载被阻止。 安全部门将其标识为 zip 文件并阻止下载。
我上次提到我找到了测试台。 该测试台并不是在 DAC8742H 上使用的测试台、而是从用于测试该测试的 LabVIEW 中衍生而来。 它具有用于设置振幅、上升/下降时间、频率以及抖动增加的控制机制。 它还可以更改前导码的数量以及传输中的数据。 LabVIEW 控制情况如下：
我没有拍太多的示波器,但这里 至少是我得到的一些接待。
虽然我获得了一些通过和不通过抖动的扩展结果、但在获得正确结果方面仍然存在一些问题。 LabVIEW 列出的频率比我预期的频率稍差、如果是前导码和消息数据、我确实有一些情况会导致我失去通信。 这包括在信号中添加和未添加抖动的情况下。 现在、我只是调试生成的信号、以确保获得了预期的输出、并正确添加了抖动。 抖动是从一个 Excel 文件添加的、该文件具有从我之前复制的 FF-830中的表中添加和减去的序列。
Joseph Wu
测试台 是伟大的 Joe。 那么现在就可以重现我的测试了。 为了生成我的信号、抖动表应该与下图类似、其中首先 准备标准信号-1.6us、然后在第16个(可能是第15个)过零处添加延迟+3.2us。
我非常渴望看到你的结果。 请记住发送相同的抖动信号1000次、并计算 DAC 收到的寻呼次数。
好极了
Thong、
我能够重现您的测试、但我能够通过测试。 我确实需要快速更改基本原理图、但结果如下。 我将完成测试、解释我的更改并展示结果。 我还对可能是什么问题有一些想法、我将在最后介绍一下
我开始使用 DAC8742HEVM GUI 设置器件以接收 PAFF 信号。
首先、我来解释一下测试是如何设置的。 通信使用 Agilent 33220A 作为 AWG 通过 GPIB 控制进行设置。 该程序首先确定通信将是什么、计算数据所需的数据周期数、然后总共使用16384个时间周期来生成信号。
例如、我使用了带有两个前导码和 PN 命令的测试。 这是一个具有两个前导码(16个周期)、一个开始和停止定界符(16个周期)、命令(10个字节持续80个周期)、然后是额外的时间段以及命令的开始和停止的信号。 这是总共114个时期。 之后、您会根据16384个时间段计算 AWG 的频率(并向下舍入、附加到额外时间段的任何额外时间)。 对于每个位、这将变为16384/114或143个时间段。 这将提供每个位段的实际频率以使31.25kHz。 对于 AWG 频率、可以计算出31.25kHz 除以周期数114。 这会将 AWG 设置为274.1228Hz。
每个字节的上升时间和下降时间转换通过在微秒中提供10%-90%的时间来完成。 然后、将这个时间乘以25%、并计算每个位要上升和下降的转换次数。 在该计算中、这是转换时间除以1再除以16384倍 AWG 频率。 这些是可以检查的值：
PN 测试–31.25kHz
根据数据计算周期数：(前导码+数据字节+分隔符)* 8 + 2个周期= 114个周期
根据时间段数计算频率：16384/114个周期、向下舍入= 143个时间段/位
计算 AWG 频率：频率/周期数= 31.25kHz/114 = 274.1228Hz
计算从转换速率转换的次数：(rate in us * 1.25)/(1/(16384*AWG 频率))= 33个时间段
可以从第一个窗口设置所有内容。 增益是信号振幅、AWG 的偏移、抖动、转换速率、数据频率、前导码数量、 并且可以通过此设置添加短测试数据 PN 或 PT 命令。
抖动通过 csv 文件添加、我将其更改为与您的类似、并将抖动添加到特定位置。 您可以在后台 csv 文件中看到它(两个前导码中的元素#23)：
通过测试、我能够同时通过有抖动和无抖动测试。 这是无抖动的测试结果：
然后是抖动(在您的特定位置)、延迟如光标所示：
如果缩小、您可以看到信号接收：
然后,如果我进一步缩小,我可以看到接收多次。
我只需用一次捕获就可以多次运行此迹线、看看是否完全错过了任何接收。 在没有和有抖动的情况下、没有任何损耗。
正如我之前提到的、我必须对 EVM 板进行小幅更改。 这是 PAFF 电路板的正常外观。
我不得不拉出 J16上圈出的跳线。 这是120pF 电容器从 MOD_INF 引脚连接。 我发现,玩过滤一点会给我更好或更差的结果. 首先、我调整频率以获得一些误差、然后我可以稍微改变滤波器、看看变化是否会使误差变得更好或更糟。 我还使用外部滤波器对此进行了测试、似乎降低一些电阻并增加带宽也有所帮助。 我还使用过其他变量来检查。
我还要指出、我有时会得到一些不一致的结果。 在某些情况下、我会将前导码的数量设置为不同的值、并且我会完全放弃通信、即使不增加抖动也是如此。 我看到一些频率变化会使问题变得更好甚至更糟、但频率稍低时效果似乎更好。
我不确定问题是什么、但我的第一猜测是、AWG 可能会增加一些噪音、导致出现一些接收错误。 似乎如果有更多的筛选、我的错误就会更少。 我们订购了一些由第三方进行测试的电路板、我们正在检查该电路板的结果是否与 EVM 相比更一致。 我希望在几天内完成董事会会议、看看我是否能获得更一致或更与众不同的成果。
无论如何、请仔细查看我的评论、看看我的测试方式与您的测试方式是否有任何实质性差异。
Joseph Wu
Thong、
我回去检查了 此器件的设计、始终使用滤波。 如果您刚刚监控 MOD_INF 节点、则会看到 MOD_IN 信号。 内部/外部滤波选择只是会改变高通部分。 去掉额外的电容即可消除较高频率的滤波、并允许中出现更多噪声。
以下是内部滤波的拓扑：
如果您只离开120pF 电容器、则滤波器不会在 MOD_IN 之后下降较高的频率。 同样、我认为您仍然需要在 MOD_INF 上添加一个较低的电容、以消除较高频率的噪声。 但是,很难用一个合格的结果来争辩。
Joseph Wu
Thong、
我认为这些滤波器适用于 DAC8742H 的内部和外部模式：
我没有这方面的模型、但我想这些模型是在 TI-TINA 中仿真的、您可以得到 数据表中图4和图5的滤波器响应图。
Joseph Wu
您好 Joe
我根据您发送的筛选条件运行了仿真。 它表明、即使在无抖动输入下、发送到接收器的实际信号也可以具有高达2.3us 的抖动。
仿真电路：
这就是结果。 无抖动输入信号(黑色)转移到 Vref、以便于比较。 由于滤波器的阶跃响应、到接收器的输出(红色)具有变化的包络。 这使得对 Vref 的引用不正确、并会引入抖动。
放大前导码和起始定界符：
放大 START 定界符的一个边沿会显示2.3us 抖动
因此、在最坏的情况下、总抖动最高可达5.5us。 这可能是问题吗？
