[参考译文] ADS1271：DRDY 在 SPI 通信时不保持低电平

您好 Priti、

这是正常行为。  在高速模式下、fCLK=DRDY 27MHz、/DRDY 下降沿之间的时间将为9.48us。  该时间不会改变、但/DRDY 保持高电平的时间量取决于您是否正在读取数据。

在/DRDY 下降沿之后读取数据时、/DRDY 引脚将在 SCLK 的下一个下降沿变为高电平、并保持高电平、直到下一个转换数据就绪。  但是、如果您没有读取任何数据、则没有 SCLK 下降沿来再次强制/DRDY 为高电平。  在这种情况下、/DRDY 将保持低电平、直到下一个转换数据就绪之前的1个 CLK 周期、并在1个时钟周期内变为高电平、然后再次变为低电平。   

有关更多详细信息、请参阅图69和/DRDY 部分：

此致、
Keith Nicholas
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