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部件号：ADC12DL3200 工具/软件：
您好、
我正在进行一个设计、其中来自 ADC12DL3200的 LVDS 时钟用作接收 FPGA 内的输入 PLL。
我们想将不同的用户模式编程到 ADC 中(即修改`UpatX`寄存器)。 但是、数据表指出、只有当 LVDS_EN = 0时才应修改这些寄存器、这意味着 LVDS 时钟输出被禁用/PLL 锁定丢失/…… 是否可以在使 LVDS 时钟保持运行的同时将不同图形编程到 ADC 中？
忽略"LVDS_EN 必须为0"时会发生什么情况？ 这是只会导致输出端出现临时毛刺脉冲、还是不能保证已编程的模式能够正确输出？
非常感谢。
