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[参考译文] ADC12QJ1600EVM:zcu102_8b10b 参考设计未显示调试内核

Guru**** 2365010 points
Other Parts Discussed in Thread: ADC12QJ1600EVM
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1514053/adc12qj1600evm-zcu102_8b10b-reference-design-not-showing-debug-cores

器件型号:ADC12QJ1600EVM

工具/软件:

虽然终端目标使用 ADC12QJ1600EVM、但这实际上是关于 TI204C-IP 的。

很抱歉这个问题非常基本、但我不熟悉 JESD204或 Xilinx Vivado。

我只是尝试使用 TI204C-IP 参考设计以使 Xilinx ZCU102板(zcu102_8b10b)正常工作。

问题是当我通过 Vivado (2023.1) 硬件管理器对板进行编程时、会显示没有调试内核、并且 ILA 和 VIO 块不会出现在任何位置。  所有可用的是2个 Sysmon 温度块。

我的流程如下:

 1.下载 TI204C-IP v1.12并解压缩。

2. 添加所有源 RTL、Xilinx IP 块、约束文件以及2022年和更高版本的 TI-204C_COREIP、创建一个新的 Vivado 2023.1工程。

3、 更新所有 Xilinx IP。

4. 合成设计。

 5.实施设计

 6.创建位流

7. 打开硬件管理器,使用默认的.bit 和.ltx 文件连接到电路板并对器件进行编程。

硬件管理器特别提到、设计中没有"调试内核"、也没有显示 ILA 或 VIO 块。

如果没有 VIO 块、MASTER_RESET_n 将保持低电平、从而使整个设计保持复位状态。

什么是我的缺失?

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    尊敬的 Raymond:

    JESD IP 参考设计需要时钟才能运行。 似乎您已在 FPGA 上下载该位文件、但没有为设计提供时钟(这些时钟来自 FMC 连接器)。

    此致、
    阿米特