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器件型号:ADC12QJ800 主题中讨论的其他器件: TI-JESD204-IP
工具/软件:
您好:
我们正在尝试在我们的定制开发板上使用 ADC12QJ800、并使用 XC7K325T-2FFG900 FPGA。 我们在使用 JESD 接口时遇到问题。 当 JMODE 设置为0或9时、我们在接收到的数据样本中间歇性地观察到0xBC 字符。
根据数据表中的表6-38、所有通道上的第14个和第15个半字节均替换为0xBC。 同时、SYNC 信号保持高电平(逻辑1)。 这表明该问题可能与数据对齐有关。 但是、更换似乎不仅发生在尾位中、还发生在数据区域中。
我们想澄清以下几点:
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这种行为的根本原因可能是什么?
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您能否提供准确的公式来正确计算通道速率? (似乎存在不同来源的不同公式。)
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我们已尝试使用您的 TI-JESD204-IP 内核。 我们知道我们需要自行配置收发器及其包装器。 但是、我们在 Vivado 中遇到问题、要求我们实施额外的模块才能使 IP 内核正常运行。 在哪里可以找到有关这些模块及其逻辑器件的详细文档?