工具/软件:
您好:
我想通过 SPI 将 ADS7047 ADC 连接到我的 FPGA。 是指我查看数据表中的规格。 它指出 SPI 时钟(SCLK)必须具有最大45/55占空比(tph_CK 和 tpL_CK)
无论 SPI 时钟频率如何、45/55占空比(最小值和最大值)是否定义为百分比? 或者它是以纳秒为单位的绝对时序吗?
我的 SPI 主时钟也有45/55占空比限制。 所以我想知道是否有一个原因是这个百分比。
提前感谢您
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我想通过 SPI 将 ADS7047 ADC 连接到我的 FPGA。 是指我查看数据表中的规格。 它指出 SPI 时钟(SCLK)必须具有最大45/55占空比(tph_CK 和 tpL_CK)
无论 SPI 时钟频率如何、45/55占空比(最小值和最大值)是否定义为百分比? 或者它是以纳秒为单位的绝对时序吗?
我的 SPI 主时钟也有45/55占空比限制。 所以我想知道是否有一个原因是这个百分比。
提前感谢您
尊敬的 Joel:
数据表中的最小时间段为16.66ns、因此采用60 MHz。
16.66 x 0.45 = 7.497ns
16.66 x 0.55 = 9.163ns
对于50 MHz SCLK、该周期为20ns。
如果占空比为0.44/0.56、即:
20 x 0.44 = 8.8ns 大于7.497ns
20 x 0.56 = 11.2ns (大于9.163ns)
这应该高于最快时钟60 MHz 的建立时间和保持裕度?