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[参考译文] ADS7047：有关 SPI 时钟输入的45/55占空比限制的问题

admin
Guru**** 2867040 points

Other Parts Discussed in Thread: ADS7047

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1513120/ads7047-question-about-the-45-55-duty-cycle-limit-of-the-spi-clock-input

器件型号：ADS7047

工具/软件：

您好：

我想通过 SPI 将 ADS7047 ADC 连接到我的 FPGA。 是指我查看数据表中的规格。 它指出 SPI 时钟(SCLK)必须具有最大45/55占空比(tph_CK 和 tpL_CK)

无论 SPI 时钟频率如何、45/55占空比(最小值和最大值)是否定义为百分比？ 或者它是以纳秒为单位的绝对时序吗？

我的 SPI 主时钟也有45/55占空比限制。 所以我想知道是否有一个原因是这个百分比。

提前感谢您

  • 0
    TI__Guru**** 2867040 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    嗨、Jerome、

    在数据表中、占空比被描述为相对于 SCLK 周期时间的十进制 SCLK 高电平和 SCLK 低电平时间、因此是的、整个 SCLK 频率范围内占空比为45%至55%。 该要求只是为了在整个温度范围内保持上升沿和下降沿之间建立时间和保持时间的时序窗口一致。

    此致、
    Joel

  • 0
    TI__Guru**** 2867040 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    尊敬的 Joel：

    数据表中的最小时间段为16.66ns、因此采用60 MHz。
    16.66 x 0.45 = 7.497ns
    16.66 x 0.55 = 9.163ns

    对于50 MHz SCLK、该周期为20ns。

    如果占空比为0.44/0.56、即：
    20 x 0.44 = 8.8ns 大于7.497ns
    20 x 0.56 = 11.2ns (大于9.163ns)

    这应该高于最快时钟60 MHz 的建立时间和保持裕度？

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    TI__Guru**** 2867040 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    嗨、Jerome、

    您可能会发现时钟略微超出数据表规格、但尚未针对每个器件明确对此进行表征。 0.45至0.55高电平时间保证在整个温度范围内适用于每个器件。 通常、如果时钟的运行速度快于最低要求、则通常会添加轻微的延迟以满足建立时间和保持时间。

    您能否分享在最大和最小占空比规格之外运行时的哪些条件、以及在数据表中添加更多信息是否会有所帮助？

    此致、
    Joel