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部件号：ADCS7476 工具/软件：
尊敬的德州仪器(TI)：
我们在一个新产品中使用 ADCS7476。 我开发了适用于该转换器的固件模块。
来自 Q&A 的"ADCS7476：有关 T8 (SCLK FE 至 SDATA 高阻抗)的数据表规格"
Q：(Angela Peters)"对于 VDD = 5V、T4 (SCLK 下降沿(FE)之后的数据访问时间)最大为20ns、T8 (SCLK FE 至 SDATA 高电平
最大值为25ns 这是否意味着在16个 SCLK FE 上、我可能只有5ns 来读取最后一位？
答：(Abhijeet Godbole)" 在第16个时钟 FE 之后、在 SDO 进入 tri 状态之前、至少有5ns 来读取 LSB。"
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这里的最小值这个词令人困惑
答案是否 意味着 " 在 SDO 进入 tri 状态之前、读取 LSB 最多为5ns。" 或重新短语
" 在 SDO 进入 tri 状态之前、只有5ns 来读取 LSB。" ？
我的问题与 T4=3.3V、T8=高达25ns 的 VDD 有关。 根据上面的答案、
这是否意味着即使最后一个数据位也可以读出、输出也可能会进入 tri 状态？
请解释 T4数据访问时间的含义、该时间在图2的时序图中显示为灰色。
是从施加到 SCLK 引脚的时钟信号的负边沿到 SDATA 引脚上的有效数据的延迟吗？
非常感谢您的数据表 SNAS192G–2003年4月–2016年5月修订!
