工具/软件：
您好：
我尝试将 ADS9229 配置为在 24 位 DDR、未求平均值的单路输出模式下工作。 如表 7-9 所示、这种配置是可能的。 现在、我可以通过 SPI 写入配置寄存器并读回正确的值。 我还能够写入测试图形寄存器并观察 DOUT 中的变化、这表明 SPI 通信正常工作。 但是、DCLK 输出频率始终保持在 240MHz。
同时、我还看到了用于配置 EVM 的 GUI 工具。 当我在那里设置配置时、会显示所选器件没有此功能。 请澄清这一点。
另一个问题是、表 7-8 建议对于我的配置、DATA_LANES 应设置为 2。 不过、 图 8-18 规定该寄存器应设置为 7、并且所有 CLK 设置应相应地更改。 请说明哪一个是正确的。 另外、最好能提供所需的所有寄存器设置的列表、因为数据表中并不清楚。
提前感谢您的及时回复、因为这对我们的项目至关重要。
您好、Shu、
欢迎来到 TI 的 E2E 论坛！ 我们很高兴听到您在工程中使用 ADS9229。
要回答您的问题：
我尝试将 ADS9229 配置为在 24 位 DDR、不取平均值功能的单路输出模式下工作。 如表 7-9 所示、可以采用此配置
对于该接口、是的、24 位 DDR、单路 这是可能的、但只有在启用了均值计算功能时才受支持。 在表 7-9 的下方、脚注中指出仅当启用了数据平均时才支持此模式。 这些行中的“(2)“似乎缺失、我将注意到这一点、因此它会在数据表中进行更新。 感谢您提请我们注意该问题。
表 7-8 建议、对于我的配置、data_lanes 应设置为 2。 但是、 图 8-18 指出该寄存器应设置为 7、并且所有 CLK 设置应相应地更改
也感谢您提请我们注意这一点、我们将在数据表中进行此更改。 在“输出通道“列中具有“1"的“的行上、“DATA_LANES 0x12[2：0]“的正确值应为“7"。“。
关于您在根据表 7-8 配置器件时看到的 240MHz、它将保持 2 通道模式、根据表 7-9 和公式 4、这将使 DCLK = 240MHz。 如果 按照寄存器映射中的说明配置了 DATA_LANES、CLK1、CLK2、CLK3 和 CLK5、则应可实现 480MHz。
话虽如此、我们建议如果 使用 24 位 DDR 单通道均值计算、也应启用该功能、因为没有该功能就不支持该功能。
为避免在建议的模式之外进行配置、未经均值计算也是将该模式锁定在 EVM GUI 上的原因。
此致、
Yolanda
尊敬的 Yolanda：
感谢您的答复。 我们已成功使芯片在 24 位 DDR 下在双通道输出模式下正常工作、但未求平均值。 但是、我们观察到 输出中存在一些奇怪的行为。 当 ADC 输入悬空时、 我们的 FPGA 数据解串器会生成输出、如下图所示。 请注意、数据已转换为以 Volt 为单位的实际值。 与 10V 最大输入范围相比、噪声水平似乎过高、以带式方式分配的数据对我来说也看起来非常奇怪。
为进行比较、我们还尝试 在 24 位 DDR 下运行 ADC、 平均运行值为 2。 如下所示、我们 不再看到奇怪的带分布式数据、噪声水平最大约为 5mV、这对我们来说很合理。
还值得一提的是、在整个操作过程中、我们在 USER_BIT 寄存器中写入了一些固定图形、并且我们一直在检查 FPGA 中接收到的用户位、因此我们很确定数据解码器不会导致该问题。 经过一些调查、我发现您的数据表中有另一个冲突。 在表 7-12 中、应将寄存器 0x34[1]写入 0x1（根据我的理解，这意味着应将 0x0002 写入 0x34）。 但是、 图 8-37 指示位 3-0 是保留位、不应更改。 相反、位 4 LAT_EN 应设置为 1（这意味着应将 0x0010 写入 0x34 以供我理解）。
我尝试在设置中将 0x0002 写入 0x34、但令人惊讶的是、它解决了这个问题。 如下所示、我观察到噪声为~10mV、这对我来说是合理的。
基于这些结果、我的理解是、图 8-37 中的内容是错误的。 0x0002 应写入地址 0x34 、以获得最佳 INL 性能、如 表 7-12 所示。 请确认我的理解是否正确、如果不正确、请让我知道正确的配置以及出现问题的可能原因。
提前感谢您的及时答复。
