[参考译文] ADC3563：在任何情况下都需要 LVDS FCLK、或 RX 侧的位滑动是有效的同步方法

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https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1536385/adc3563-is-lvds-fclk-needed-in-any-case-or-is-bit-slipping-on-rx-side-a-valid-synchronization-method

器件型号：ADC3563

工具/软件：

您好、

我想使用 Intel Cyclone 10 LP FPGA 从 ADC3563 接收样片。

Quartus 设计套件仅提供具有数据和时钟输入的 LVDS RX IP — 不提供额外的帧时钟 (FCLK) 输入选项。

我计划从同时提供 ADC 采样时钟 (CLK) 的同一 SI5392 时钟发生器生成 DCLK。我会将 DCLK 设置为与 CLK 和内部 ADC 抽取因子精确同步、因此抽取的输出采样率乘以数据宽度与 DCLK 匹配。在 2 线模式（16 位字）下、我会设置：

$FS_｛decc｝\Times 8DCLK=Fsdec$

我的想法是仅将 DCLK 和数据通道连接到 FPGA 的 LVDS RX IP、并使用 ADC 的内置测试图形模式以及 FPGA 侧的位滑移来在初始化期间建立帧对齐。对齐后、我会将 ADC 切换回正常采样模式。

我的问题：
这种方法是否适用于 ADC3563？具体来说、从测试模式切换回正常采样时、字帧是否会保持稳定？或者在更改模式时是否可能丢失对齐？

此设置的动机是 Intel Cyclone 10 LP SERDES 硬件和 Quartus LVDS IP 不支持外部 FCLK 输入。在 FPGA 结构时钟域而不是 ADC 时钟域中捕获 FCLK 似乎没有意义并且容易出错、因此如果 DCLK 可以与抽取的输出速率精确匹配、我想完全避免路由 FCLK。

谢谢、

Maik

4 个月前

0 admin 4 个月前

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尊敬的 Maik：

我不确定我是否完全理解您尝试做什么。在测试图形和正常输出之间切换时、通道时序不会改变。但是、FCLK 的目的是指示 ADC“帧“的开始、该帧包含两个通道的串行化数据。该帧将从样本的位 15 (MSB) 开始、以样本的位 0 (LSB) 结束。（对于单通道 ADC3563、通道 B 数据将替换为 0）。如果您没有帧时钟、如何知道正在捕获样本的哪个位？请参阅 ADC3563 数据表中的以下时序图：

我想您可以在不捕获 FCLK 信号的情况下捕获数据、但您必须将捕获与 FCLK 信号同步、以确保捕获的第一个位始终为位 15 (MSB)。

此致、

Luke Allen

0 admin 4 个月前

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您好 Luke、

感谢您的回答。

首先、我来澄清一下、这是我使用 LVDS 的第一个项目。我正在这里学习,因此,我可能没有常用的措辞来表达我的想法。

我知道 ADC3563 具有用于字对齐的该 FCLK。但是、对于我的 FPGA (Intel Cyclone 10 LP)、我使用名为 Quartus 的软件来开发固件。此 Quartus 包含用于在 FPGA 的专用 LVDS 输入引脚上接收 LVDS 的 IP。遗憾的是、Cyclone 10 LP 的 IP 不包含任何用于字对齐的帧时钟输入。相反、它有一个位滑动输入、通过该输入、我可以接收一个已知的位模式并“滑动“ RX 移位寄存器、直到我在 RX FIFO 中接收到这个已知模式。在这个“训练序列“之后、将完成与 ADC 测试图形的字对齐、我会将 ADC 从测试图形模式切换回正常状态。

我的问题是、如果在测试图形模式和正常模式之间进行这种切换会影响之前执行的“训练序列“、或者我可以说明 ADC 将完成发送当前测试图形字、然后开始以相同的位对齐发送样本。

在这个栈交换帖子中、第一个答案很好地描述了位对齐的过程：
https://electronics.stackexchange.com/questions/406914/word-alignment-bitslip-in-lvds-receiver

这个问题完全基于以下事实：FPGA 供应商 IP 没有帧时钟的输入、而是具有位滑动功能。

用句子“在测试图形和正常输出之间切换时、通道时序不会改变。“ 您已经以某种方式回答了我的问题。也许、如果我现在能够更好地描述问题、您可以再次查看该答案。但我已经很有信心、我的计划可以发挥作用。

此致、

Maik

0 admin 4 个月前

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尊敬的 Maik：

是的、我之前的陈述仍然正确。该时序在测试图形和正常输出模式之间不会发生变化。我们实际上使用测试图形模式通过调整 FPGA 固件中的抽头延迟来“对齐“每个通道。我还在实验室中对此进行了测试、并验证了测试图形是否与帧对齐。为了测试这一点、I output a cosnant 测试模式、其中样本的位 12 和 13 为 0、其余位为 1。从下方的捕获中可以看到、FCLK 的每个上升/下降沿、位 12 和位 13 均为 0。

因此、您可以使用测试图形来查找帧的 MSB、并且这不会在测试图形和正常输出模式之间发生变化。我不熟悉这个 Quartus 软件、但我唯一需要关注的是、在完成这个训练序列并且您处于正常输出模式后、捕获必须始终发生在帧的 MSB。否则、您的捕获将从不完整样本的一部分开始、您将无法知道。如果解决了这一问题、我对您的解决方案充满信心。

此致、

Luke Allen

0 admin 4 个月前

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您好 Luke、

再次感谢您对此问题的详细回答。这让我很有信心我的计划 A 会起作用。

B 计划是编写我自己的解串器（直到昨天，我不确定这是否可行，但似乎是这样。我想我被绑定到 Quartus IP 以访问 LVDS 引脚）。然后、我当然也可以实现帧时钟。

如上所述,我是一个完整的初学者在这个,直到我的 PCB 准备就绪,我无法在现实中测试它。

与您的对话非常有帮助！

此致、

Maik

0 admin 4 个月前

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没问题,很乐意帮忙！

此致、

Luke Allen

数据转换器（参考译文帖）

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