Thread 中讨论的其他器件：CDCE62005、
工具/软件：
您好：
我不熟悉 DAC、正在尝试开始我的第一个设计。
我的系统由 Avnet Microzed 7020 FPGA 板构建而成、该板通过 2 个 DAC3484 和一个 CDCE62005 连接到 PCB。
我的目标是从其中一个 DAC 设置正弦波。 我的 FPGA 中有一个 DDS 编译器、它提供 5MHz 的正弦波、我设法控制 CDCE 以输出正确的频率（我在 FPGA 输出侧测量了 DATACLK，其行为符合预期）。 我创建了一个 Vitis 应用、该应用遵循数据表的编程示例、包括一个中断来按 RESETB 按钮、但出于某种原因、我会不断获取 DACCLK_GONE 和 DATACLK_GONE、因此 OUTPUT_GONE、ALARM_FROM_PLL 和 ALARM_FROM_fifo。
我初始化的信号包括：
F_DACCLK= 400MHz（参考）
800MHz
(P=5、N=8、M=16、PLL_ENA=1、PLL_SLEEP=0)
F_NCO= 10MHz (0x033334)
F_DATACLK= 100MHz（在 FPGA 的输出端，已验证）
F_SYNC= 5MHz（源自 slaa584 的公式）
F_FRAME=PLL（尽管 25MHz 电路不需要它，但这是我设置的频率）。
这些是 DAC 寄存器的初始化值、通过 FPGA 中的 3 线 SPI 模式传输。
#define DAC_DEFAULT_CONFIG0 0x029C //允许通道 AB 反向正弦。 插值= 4、FIFO 启用
#define DAC_DEFAULT_CONFIG1 0x010E //禁用奇偶校验
#define DAC_DEFAULT_CONFIG2 0xF082 //将输入定义为 16 位数据、启用混频器、启用 NCO、将输入定义为 2 的比较
#define DAC_DEFAULT_CONFIG3 0xA000
#define DAC_DEFAULT_CONFIG7 0xD8FF
#define DAC_DEFAULT_CONFIG24 0x0c68 //单个电荷泵、预分频器= 5、PLL_ENA=1
#define DAC_DEFAULT_CONFIG25 0x1074 //PLL_m=16、PLL_n= 8、vcoitune 至 01 以实现正常 PLL 运行
#define DAC_DEFAULT_CONFIG26 0xFC00 //PLL_VCO=63 (4GHz) PLL_SLEEP=0
#define DAC_DEFAULT_CONFIG27 0x0800 //FUSE_SLEEP=1
将 DAC_DEFAULT_CONFIG30 0x444//syncsel_QMC 定义为 SYNC
#define DAC_DEFAULT_CONFIG31 0x4440 //syncsel_dataformater, syncsel_NCO is sync
#define DAC_DEFAULT_CONFIG32 0x1101//syncsel_fifoin syncsel_fifofout clkdiv_sel 源是同步的（由 FPGA 时钟向导控制）
我检查了我的架构,它似乎没有任何问题,除了一个浮动地在银行 34 和 35 的 FPGA（我知道我得到的输出）。
“你以为你赢了吗?
