工具/软件：
您好：
我期望 DCLKI 输出在 1：2 DMUX 模式下始终具有 50%的占空比、频率为 FS/4。 您能否确认 DCLKI 始终具有 50%的占空比？
我有一个对 DCLKI 敏感的 VHDL 过程、在测试中、该过程会生成另一个时钟、如下所示：
P_COMBLE_ADC_SAMPLES_RISING：进程 (I_DCLKI、RESET_n)
变量 yy : std_logic :='0';
开始
如果 RISING_EDGE (I_DCLKI) 且 RESET_n =“1"，“，则、则
yy：=不是 yy；
GPIO (4)<= not yy；
......
谢谢你
采样时钟为 1GSPS、这意味着 DCLKI 在 1：2 DMUX 调制器中应具有 Fs/4 = 250MHz 125MHz 的频率、而上述 VHDL 过程应将其减半、这是因为没有 50%占空比、这与我有关、请参阅随附的 125MHz 输出波形：
谢谢、此致
我有一个进一步的更新、如果我将 DLCKI 直接路由到输出、我会看到以下波形让我感到担忧、可能会解释上述奇怪的占空比行为：
您有何评论？
谢谢、此致。
Geoff、
我已经检查了进入 ADC 的 1GSPS 时钟、它完美地体现了所测量的信号完整性和占空比、并以差分方式绘制如下：
ADC 在 1：2 DMUX 模式下使用、这意味着 DCLKI 应为 FS/4、即 250MHz。 我已经查看了示波器在运行停止和单停止模式下的多个捕获、采样时钟正常！
此致、
Rajan
早上好 Geoff、
我修改了 VHDL 并在数字化之前添加了指令校准信号：生成的用于触发 VHDL 过程的 DCLK 输出 (250MHz) 也路由到 GPIO 引脚、现在看起来更好：
但是、FS 使用 VHDL 生成的 VHDL/8 (125MHz) 输出现在看起来很糟糕、但上面的时钟很重要。
评论
谢谢、此致
