Other Parts Discussed in Thread: ADS1672, SN74LV1T34
工具/软件：
您好 TI
我在 1 时使用 SCLK_SEL、在 1 时使用 LL_CONFIG、在 0 时使用 FPATH。
FAE 告诉我控制 START 终端、使用 256kHz 的采样频率。
我正在考虑向 CLK 端子输入一个 16.384MHz 的频率、但我想知道 START 信号和 DRDY 信号之间的延迟时间 (tsettle)。
我正在考虑将 DRATE 设置为“11"或“或“10"。“。
你好、Shota Nuki、
您可以使用 START 引脚来控制转换、但数据速率将受到数字滤波器稳定时间的限制。 在本例中、您已配置具有宽带滤波器的 ADS1672。 在这种情况下、 表 7 指定了滤波器的稳定时间和有效数据速率。
在您的情况下、使用 fCLK=DRATE='11'和 16.384MHz、稳定时间将为 1762*(1/16384000)=107.54us。 使用 START 引脚进行单次转换（图 23）、在此配置中可支持的最快数据速率为 Fdata=1/107.54us=9.299kSPS、比此 DRATE 设置的连续转换速率慢得多。
如果您希望支持 256kSPS、则需要在连续转换模式下使用 ADS1672、其中 START 引脚持续保持高电平、如图 35 所示。
对于 256kSPS 数据速率、可以使用 DRATE='10'并调整时钟频率。 DRATE='10'的 fCLK/Fdata（过采样率或 OSR）之比为 64。 根据您确定、支持 256kSPS 所需的时钟频率将为 16.384MHz。
此致、
Keith Nicholas
精密 ADC 应用
你好 Nicholas
谢谢你。
最初,我考虑将起始端子固定在 H 和 256kHz,并询问 FAE ,但被告知,这是不可能的,除非它是由起始端子控制。
感谢您这次查询、将起始端子固定为 H 没有问题。我想做的是在 tDRDY 的 3.90us 内从 DOUT 读取 24 位数据。 因此、我计划从 FPGA 提供 8.192MHz SCLK。
我附上了计时表、我认为这是可能的、但这是正确的吗？
顺便说一句,我想把 CS 固定在 L
你好、Shota Nuki、
有多种选择。 SN74LV1T34 应该是 从 3.3V 转换到 5V 的不错选择。
此致、
Keith
