[参考译文] ADS1675：奇怪的 SPI 数据（样本移位一位）

您好 Reto：

是否将 START 引脚保持在高电平以进行多次转换、如图 48 所示？  否则、DRDY 的时序将取决于所提供 START 信号的时序。

ADS1675 时钟电路是模拟域的一部分、需要 5V CMOS 电平时钟输入。  请确认时钟输入电平正确。  如果使用 3V 逻辑电平、由于不满足时钟输入的最小 3.5V 输入高电平阈值、您可能会不稳定运行。

我建议使用示波器直接测量 ADS1675 封装引脚 55 上的时钟信号。  如果出现过多的振铃、也可能会导致意外行为。

如果不包含电源旁路电容器或不直接放置在封装引脚旁边、这也会导致信号完整性问题（图 52）。  如果您可以包含一个显示 ADC 连接的原理图图像、以及一个 ADC 布局图像、我将查看是否还有任何其他问题。

此致、
Keith Nicholas
精密 ADC 应用

你（们）好
感谢您的快速答复和详细答复！ 我已经检查了这些点、似乎时钟输入存在问题。 在我们的设计中、AVDD 为 5.2V、时钟来自 3.3V 逻辑电源。 为了不引入额外的时钟抖动、我们使用直流去耦电路进行电平转换、将时钟信号的直流电平拉至 AVDD/2。

当我们测量 ADC 输入端的时钟时、我们在施加时钟后立即观察到大约–900mV 的直流偏移：


然后我们怀疑由于直流偏移、逻辑上限 (0.7*AVDD) 可能变得至关重要。 然后、我们通过更改用于定义直流电平的上拉和下拉电阻器的电阻器值、上下移动时钟信号。

这些测试的惊人结果是、尽管相对于 0.3/0.7VDD 的逻辑电平看起来更好、但当我们向上拉直流电平时、我们会看到问题（发生 1 位移位的样本）。 在另一个方向上、我们可以将直流电平拉低、一切看起来都可以稳定工作。 下面的示例中、逻辑低电平为–500mV、高电平为 2.56V、这完全超出了规格、但它可以正常工作：


总之：如果逻辑电平在 0.3/0.7AVDD 规格内、我们会发现问题、如果我们使用的电平较低、那么似乎可以解决！

这对您有什么意义吗？

此致
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尊敬的 Reto：

可以看到通道 1 配置为直流 50 Ω。  这可能会加载 时钟信号、并且无法提供准确的测量。  将通道 1 设置为 Hi-Z、然后验证测量值。

如果时钟信号小于–0.3V、则将导致内部 ESD 二极管导通、并可能导致意外运行。

此致、
Keith

您好、Keith

我使用具有 1M Ω/1pF 输入阻抗的有源差分高速探头、我的示波器会自动设置 50 Ω。 我想 50 欧姆是我的有源探头的输出阻抗。  

只要时钟信号的低电平大于约 0.3V、我似乎就会看到问题。

使用以下 时钟信号时、我清楚地看到了问题：

根据我的理解、这些输入电平在规格范围内、因为：
900mV < 0.3*AVDD
4V > 0.7*AVDD

为什么此设置无法正常工作？
您能否确认 ADS1675 (0.3/0.7AVDD) 的时钟输入规格正确？

此致
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您好 Reto：

O.K.、明白您使用的是差分探头。  能否确认您是否在 ADS1675 的 CLK 和 AGND 引脚上测量了差分时钟信号？

此外、您是为 AGND 和 DGND 使用分离的接地平面、还是使用单个实心接地平面？  我怀疑 ADS1675 器件会在 CLK 输入端看到相对于 AGND 的振铃。  这可能是由电路板上的接地拓扑、甚至电源旁路电容器放置引起的。  如果您可能包含电路板图像、或 ADS1675 周围的电路板布局、我将仔细看看。

数字输入单元是许多 TI 产品上使用的标准电池、这些产品都经过了温度、电压和工艺测试。  CLK 输入应很容易承受室温下典型器件的数据表规格。  除了某种类型的信号完整性问题、我没有很好的解释。

此致、
Keith

您好、Keith
是的、我们确实对 AGND 和 DGND 有一个分离的 GND 平面、是的、ADC CLK 是在 DGND 域中生成、但上述所有 时钟信号测量都是相对于 AGND！ 当我测量相对于 DGND 的 CLK 信号时、它看起来相同。 我也测量了以 AGND 为基准的 DGND、但看不到明显的噪声。 这确实令人困惑、因为一方面我可以 通过更改时钟信号的低电平来重现问题、另一方面时钟信号看起来可以。

您的另一个想法是问题可能与 START 信号时序有关。 时序如下所示：
 
D0 CLK
D1 启动
D2 DRDY

START 信号通常为高电平。 要同步多个 ADS1675、我们将 START 信号拉至低电平约 1uS。 这个低脉冲可能太短吗？

此致
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您好 Reto：

使用 20MHz 时钟时、最小 START 高电平为 2 T-CLK、即 100ns。  最低启动时间将类似、因此我怀疑这与时间差异有关。

根据您之前的测试、尽管时钟电平处于指定的要求范围内、但这似乎与时钟振幅有关。  我唯一的其他解释是电源旁路电容器的放置和接地。  您提到过使用分离 AGND 和 DGND 平面。  如果这些接地端未在 ADC 封装附近连接在一起、则您可以尝试在 ADC 封装的这些接地端之间提供局部短路、看看这是否有区别。

我认为、添加一个电压电平转换器来将时钟输入驱动至接近接地位置和 AVDD、这将解决您的问题、但在布局上可能还有一些其他噪声问题、使得时钟输入对噪声的敏感度超过预期。  我们使用了 结果良好的电压电平转换器门、例如 TXU0101。

此致、
Keith