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器件型号：TI-JESD204-IP主题中讨论的其他器件：ADS54J60、
工具/软件：
您好、专家！
我难以使用 TI-JESD204-IP 进行环回测试、因此需要帮助。 我的电路板采用 zcu102 和 8b/10b 编码、供您参考设计使用。 这是 ADS54J60 以 LMFS=8224 运行时的预步操作。 将这些参数设置为此应用和 zcu102 电路板环境附近。
1) 线路速率：6.25 GB/s
2) 实际基准时钟 156.25MHz
3) 自由运行 DRP 时钟频率 (mgt_freerun_clock) 62.5MHz
4) 使用 MGTREFCLK0 的四路 X0Y2 和 X0Y2 的 X0Y3 MGTREFCLK0
参考 clk 由 zcu102 Si570 clk 156.25MHz 提供。 使用 TI204 IP 中的这个 clk 和 GPIO 、62.5MHz 会生成 sys_clock 78.125MHz、mgt_freerun_ clock =GPIO 和 sysref = sys_clock/K。 K= 32.
VIO_inst 成功后的仿真注释工作。 在位文件生成后、我对 zcu102 板进行了编程。 但 RX_LANE_VALID 不会变为高电平。 因此、不会出现 rx_data。 我尝试了多次更改约束文件、但失败了。 感谢你的帮助。
K.W. Yeom
