[参考译文] ADC12QJ1600EVM：GUI 配置

您好 Aaron、

请告诉我们您正尝试瞄准哪个 FPGA。 TI JESD IP 存档包含许多参考设计、可用作基于目标 FPGA 的起点。 不过、需要编辑所选参考设计、以使其 JESD 参数与 JMODE8 中的 ADC 参数相匹配。 这包括以下内容：
1>编辑 jesd_link_params.vh 文件  
2>通过收发器向导自定义收发器 (xci) 文件、以匹配通道速率和基准时钟设置（基于 EVM 为 FPGA 提供的功能）
3>编辑 refdesign_rx.sv 文件以将通道数据映射到样本。 这取决于通道/样本数据之间的 JMODE 映射、如数据表中所示。

该 IP 的用户指南介绍了各种参数以及通道/示例映射过程。  

请告诉我们如何进一步提供帮助。

此致、
阿米特

尊敬的 Amet：  

我正在使用 ZCU102 64b/66b 参考设计进行测试。 我相信我已经对 4 通道接收器设置进行了大部分必要的修改。 除了设置约束、我还有：

>编辑了  jesd_link_params.vh 文件中的 ADC 分辨率、TX/RX 通道数、四通道、通道映射和极性

>将收发器 xci 文件保留为默认值,同时将通道数减少到 4 个（将线速率保留为 10.3125GB/s 和 156.25MHz 自由运行和 DRP 时钟频率）,并将 ADC GUI 配置为尽可能匹配,因为我假定线速率和时钟不需要完全匹配才能看到 ADC 的输出

我不知道我必须编辑  refdesign_rx.sv 文件、我唯一的更改是注释掉以下代码、因为我认为这会由于 4 个通道的更改而产生错误：

/*
赋值 ch3_I_SAMPLES[i]= rx_LANE_DATA[4][63-16*i — ：ADC_RES]；
赋值 ch3_Q_SAMPLES[i]= rx_LANE_DATA[5][63-16*i — ：ADC_RES]；
赋值 CH4_I_SAMPLES[i]= rx_LANE_DATA[6][63-16*i — ：ADC_RES]；
赋值 CH4_Q_SAMPLES[i]= rx_LANE_DATA[7][63-16*i — ：ADC_RES]；
*/

无论如何、我的主要目标是在 ILA 中看到一些信号、同时传递来自 ADC 的图形、以便我可以从中进行调试、并获取有关如何配置 ADC GUI 的指导、因为我认为即使它们没有正确映射、我当前的设计也能够看到一些图形。

我不确定问题是否由 ADC 或 FPGA 设计的配置方式引起、那么是否可以在应用程序的 ADC GUI 中提供我需要进行的必要更改列表、以确认 ADC 是否正常运行？

谢谢你。

尊敬的 Amet Bagwe ：

更新了、我已经执行了  ADC12xJ1600 数据表中的 8.3 初始化设置步骤、然后设置模式。 但在 ILA 中、除了 rx_sync_n 信号始终为 1 外、我只能看到 rx_lemc_pulse 脉冲、如下所示。

所有其他值（包括来自数据通道的值）返回为 0。 有什么想法、为什么会这样？ 谢谢你。