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[参考译文] TI-JESD204-IP:Vivado 时序分析中的脉冲宽度错误

Guru**** 2557520 points
Other Parts Discussed in Thread: ADC09DJ1300

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1567783/ti-jesd204-ip-pulse-width-errors-in-vivado-timing-analysis

器件型号:TI-JESD204-IP
主题:ADC09DJ1300 中讨论的其他器件

工具/软件:

您好、专家、

我无法解决 Vivado 时序分析中的脉冲宽度错误。

(错误屏幕)

利用此配置是否可以保证 ADC09DJ1300 和 TI-JESD204C-IP 的运行?
是否可以将它们用于此设置?
如果有我可能忽略的任何设置、请告知。

(设置)
器件:
 ADC09DJ1300
 TI-JESD204C-IP Release-v1.10-latest
 Xilinx Zynq-7000 xa7z030fbv484-1Q

设计参数:
 双通道模式
 采样 1.25GSPS
 JMODE 9 (8 位、4 通道、8B/10B)
 JESD204C 子类 0
 LineRate 6.25Gbps

主机 PC:
 Vivado 2022.1
 Win11.

(Vivado Tranceiver Wiz)
 
谢谢你。
  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好、

    脉宽警告与时序分析(和目标 FPGA 特性)相关、而不是 JESD IP 的架构。  

    在本例中、线路速率为 6.25Gbps 时、时钟将为 156.25MHz。 但是、时序分析工具似乎正在找到 260MHz 的时钟频率、该频率高于 200MHz 的最大额定值。  

    请检查 GT 参考时钟上的输入时序限制。 这可能与您在向导中使用的 195.3125MHz 值不同。  

    此致、

    阿米特

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好、Amet、

    我懂了。 因此、脉宽误差与 JESD-IP 架构无关。

    将基准时钟修改为 390.625MHz 后、已解决脉宽错误。

    我将向制造商确认设置的适当性。

    感谢您发送编修。