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[参考译文] ADS9327:最大采样率与串行输出数之间的关系

Guru**** 2562120 points
Other Parts Discussed in Thread: ADS9327

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1572621/ads9327-max-sampling-rate-vs-number-of-serial-outputs

部件号:ADS9327


工具/软件:

默认运行采用 4 个输出通道、然后可以获得对应于每个样本 200ns 的 5ms/s 最大采样率。  数据表初步数据表(2025 年 5 月)指出、最大 SPI 时钟 (SCLK) 为 65MHz、最小 SCLK 周期为 16.7ns。  这些并不是非常一致的。  如果最小 SCLK 周期为 16.7ns、则最大 SCLK 频率约为 60MHz。

在图 6-2 所示的数据输出的默认操作中、似乎需要 8 个 SCLK 周期来读取 4 个通道上至少约 133ns 的数据。  

对于 2 个通道或 1 个通道输出数据的运行情况、没有类似的示意图、但从表 7-4 来看、似乎需要 16 个 SCLK 周期、即 2 个通道运行、48 个 SCLK 周期和 1 个通道运行。  如果正确、则建议双通道运行时的最大采样率限制为 3.75MS/s、单通道运行时的最大采样率限制为 1.25MS/s。  这是正确的吗?  如果是、也许可以将其添加到数据表中以使之更加清晰。

此零件在分销中可用的日期是否为三?

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好、Eric、  

    感谢您在 TI E2E 论坛上发帖! 很高兴您对我们较新的器件 ADS9327 感兴趣!  

    您可以正确地注意到 SPI 时钟和最小 SCLK 周期之间的差异、在该器件释放的初步阶段、我们以 60MHz 的 SCLK 频率限制开始、因此周期为 16.67ns。 我们还在某个时候考虑将限值扩展到 65MHz、但稳定回 60MHz、还保留了一些值、展示了所述的差异。  

    我们知道该器件能够以更快的速度运行、但我们希望在初始阶段确保器件的可靠使用案例、并通过扩展验证确认该器件的最快和最可靠速度。  

    此器件目前正在完全推向市场、不仅仅是预发布、应尽快在线提供。 随着该版本的发布、此规范将再次更新。 最终发布的产品的额定速度将更快、并且周期将相应地进行调整。  

    如果您当前有初始器件、建议的速度仍然是 60MHz(初始器件)/16.67ns、但如果首选 65MHz、器件应该仍然可以正常工作。  

    就采样率与数据通道的比率而言、是正确的、4 通道非常适合实现最快的采样速度、而 2 通道或 1 通道配置将被限制为较低的采样率。 其他配置(如低延迟和  CS-CONVST 短接)也会对采样速度造成一些限制、具体取决于其他配置。 为了避免出现大量的时序图、我们发现展示默认、 低延迟和 CS-CONVST 短接之间时序差异的时序图非常重要。 后面的表格介绍了所需的 SCLK 以及不同通道配置中的数据输出格式、将更容易比较该通道选项差异。  

    话虽如此、感谢您为实现最大采样率清晰度而在车道上给出的清晰意见、非常感谢您。 我们确实希望数据表能为器件的使用提供帮助、并避免产生任何混淆。  我会将此问题传递给内部团队、用于处理即将到来的数据表更新。  

    此外、该器件的最终版本正在进行中、该版本应该会很快上线。  

    此致、  

    Yolanda