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部件号：DAC38RF93工具/软件：
大家好：
DAC38RF93 的内部测试。
我的问题与内部 PLL 的基准时钟有关。
我们需要将 3960MHz 的时钟插入到引脚 DACCLK+、DACCLK-、并在 1320MHz 的 N 分频器=3 时对该时钟进行分频。 该频率 将是内部 PLL 的基准时钟。
FS = 5280MHz 时、我们需要使用内部 PLL。
这是仿真模式下来自 GUI 的主配置：
在数据表中、我看到基准时钟频率应该是 VCO 频率的最大四分之一、
当他们写“参考时钟频率“时,他们是指 IC 引脚上的时钟 (DACCLK+,DACCLK-) ? 还是 N 分频器分频后 PFD 输入中的实际频率？
我的困境是介于这两个 红点之间：
实际上、我已经在 EVB 上测试过此模式、它似乎工作正常、但我想了解我的限制是什么。
谢谢各位、
PELEG BS
