[参考译文] ADS131M04：如果在 5ms 后定期完成 ADC 同步、则 ADC 原始样本会损坏。

尊敬的  Shraddha N：

您可以在  ADS131M04 数据表的 8.5.2 同步部分中找到详细信息：

在 SYNC/RESET 引脚上提供负脉冲、持续时间小于 tw (RSL) 但大于 CLKIN 周期、以触发同步。 该器件会在内部将脉冲的前负边沿与其跟踪数据速率的内部时钟进行比较。 如果配置为使用相位校准设置 0b 置为有效、则内部数据速率时钟具有与 DRDY 引脚等效的时序。 如果 SYNC/RESET 上的负边沿与内部数据速率时钟对齐、则器件被确定为同步、因此不采取任何操作。 如果不对齐、器件上的数字滤波器会复位、以便与 SYNC/RESET 脉冲同步 。 当在全局斩波模式下切换 SYNC/RESET 引脚时、转换会立即重新启动。

同步期间会保留所有通道上的相位校准设置。 因此、具有非零相位校准设置的通道会在同步事件发生后不到一个数据速率周期生成转换结果。 不过、 结果可能损坏、并且在相应通道至少有三个转换周期使 sinc3 滤波器趋稳之前不会趋稳 。

还可以在 8.3.7.1.2 SINC3 和 SINC3 + SINC1 滤波器：

给定通道的 sinc3 和 sinc3 + sinc1 滤波器 时间才能稳定 启用通道后、更改通道多路复用器或增益设置、或 A 重新同步 事件发生。 有关重新同步的更多详细信息、请参阅同步部分。 表 8-3 列出了每种 OSR 设置下 sinc3 和 sinc3 + sinc1 滤波器的趋稳时间。 ADS131M04 不会选通不稳定的数据。 因此、 主机必须考虑滤波器稳定时间、并忽略未稳定的数据（如果读取了任何数据）。 表 8-3 中列出的滤波器稳定时间到期后的下一个 DRDY 下降沿的数据可视为完全稳定 。

BR、

Dale