[参考译文] DAC39RF12EVM：内核时钟设置

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请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1581794/dac39rf12evm-core-clock-setting

器件型号：DAC39RF12EVM

尊敬的团队：

代表我们的客户发帖。

我使用 DAC39RF1xEVM GUI 在 DAC39RF12EVM 上设置时钟和寄存器。当我跟随 AMD 时 JESD204C v4.3 LogiCORE IP 产品指南 (PG242) 规范文档指出、对于 JESD 协议 8b10b、时钟频率应为串行线速率除以 40。当我尝试设置 11.7Gbps 的串行线路速率时、内核时钟应为 292.5MHz、但您的 GUI 似乎会将其设置为 146.25MHz。它基本上是取线速除以 80。您能否确认正确设置此项、以及它是否适用于以相同线路速率通信但使用 292.5MHz FPGA 时钟运行的 Xilinx FPGA？

此致、

Danilo

3 个月前

0 admin 3 个月前

TI__Guru**** 2609555 points

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嗨、Danilo、

GUI 设置为与我们生成的通用 JESD204C 固件配合使用、该固件使用线路速率乘以 80 分频器进行 8b10b 线路编码。我们的定制 JESD204B/C 固件也使用这个。

最新版本的 GUI（版本 3.2.0）包括 API 示例脚本（位于可执行文件所在的文件夹中）、此脚本可用于更改 FPGA 的时钟频率。默认情况下、对于所有 16 位模式、EVM 都接受 DAC_CLK/16 作为基准时钟。然后、您可以自定义 LMK 基准时钟分频器、使其比 API 示例中使用的默认值高 2 倍。

您可以在此处更改此行以满足您的需求。
如果 JESD_LINK_LAYER == dac39rf1x_enux.jesd_JENC_64B66B、则 FPGA_clk_divider = 66 80

最终目的

如果 JESD_LINK_LAYER == dac39rf1x_enux.jesd_JENC_64B66B、则 FPGA_clk_divider = 66、否则 40

如果您不使用我们的通用固件、您只需删除任何 FPGA 设置代码。我建议设置时钟、在调试点停止以设置 FPGA、然后设置 DAC、这样脚本就可以获得正确的通道到达时间并相应地设置 RBD。

此致、

马特

数据转换器（参考译文帖）

数据转换器（参考译文帖）(Read Only)

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