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[参考译文] ADS1251:DOUT/DRDY 时序

Guru**** 2609555 points


请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1581852/ads1251-dout-drdy-timing

器件型号:ADS1251


你好、团队

 

根据图 12、DOUT/DRDY 在 LSB 输出之后变为低电平。 即使 LSB 为高电平或低电平、该引脚是否始终在 LSB 输出之后变为低电平?

image.png

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    你好、 高桥则幸、

    并非总是如此。  

     如果在 DOUT 模式期间未提供 SCLK、则转换结果的 MSB 值将保持在下一个 DRDY 模式之前。  

     2.如果在 DOUT 模式期间提供的 SCLK 少于 24 个、则从转换结果中传出的最后一位将一直保持到下一个 DRDY 模式。

    如果在 DOUT 模式期间提供的 SCLK 超过 24、则 DOUT/DRDY 线路将保持低电平、如图 12 所示。

    以下是数据表中 DOUT/DRDY 段落的确切文本:

    此致、
    Keith Nicholas
    精密 ADC 应用