你好、Marvin、
只要 ADC 调制器出现阶跃输入变化、内部滤波器就需要一段时间才能稳定。 由于内部数字滤波器是 SINC3 滤波器、最大稳定时间为 3 个转换周期、并且总共需要 4 个 DRDY 脉冲、如数据表的图 51 所示。
我不能确定 20 个转换周期的来源。 请要求客户澄清 20 个转换周期的含义。
此外、当数字滤波器稳定时、尽管图 51 中的读数 1 和 2 是不稳定的、并且不是输入电压的准确表示、但这些读数可用于诊断目的、以检测阶跃输入变化。
此致、
Keith Nicholas
精密 ADC 应用
感谢您的答复。
以下是 SPI 的响应。
对于单个通道、从[1]开始、我记录了输入为 0.1V 且增益从 1x 更改为 8x 时的变化、一次一次一次一次一次扫描。
扫描周期为每 63ns 一次、OSR 设置为 32。 这些值随延迟而变化、不清楚这是否取决于扫描时间、扫描次数或其他因素。
由于它在三个周期后没有达到稳定状态、我们认识到还涉及其他因素。
如果你能就此问题提供任何见解或建议、我将不胜感激。
非常感谢您的时间和支持。
此致、
中西贵郎
您好 Keith Nicholas。
感谢您的答复。 很抱歉耽误我的时间
目前、它采用菊花链配置运行。 因此、除了第一个 ADC 外、M0 引脚处于悬空状态。
下面显示了详细的运行条件。
以菊花链配置连接了 9 个单元。
M0：第一个字符是 Vdd、后跟一个浮点。
M1：GND（24 位）
M2：GND（汉明码字验证关闭）
fmod = 16.384MHz（外部输入）
OSR：1101 (FMOD/64)
ICLK_DIV：100 (FMOD/8)
ICLK_DIV：001 (Fmod/2)
此致、
中西贵郎
你好、中西贵郎、
感谢您分享这些信息。 是否如下图所示、数字引脚（包括/done）的连接完全相同？
您分享的时间不起作用、因为我无法放大和检查详细信息。 如果可以将时序数据保存在逻辑分析仪中、能否共享时序文件？ 最好包含 /CS 和/DRDY 信号。
我注意到、 时序中的 CLK 信号没有相同的~50%占空比、其中一些比较窄、有些比较宽、您能对此进行澄清吗？ 这是 SCLK 吗？
根据您的配置、 您的数据速率为 32ksps、即 32.25us、您能否阐明“扫描周期为每 63ns“？
BR、
Dale
