Other Parts Discussed in Thread: ADS127L21
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器件型号： ADS127L21
您好：
我们正在研究 ADS127L21 for FPGA (HDL) 仿真的行为模型。
因为我们需要 在多个 ADC 上同步采集和采样。 我们必须能够预测 ADC 处理链的延迟（首次输出采样的时间，或 DRDY 的下降沿）。
数据表说明了所有滤波器的延迟四舍五入值、而没有给出 此计算的直接公式、FIR3 除外。 您能否以公式的形式提供这些延迟、以便我们计算模型中的延迟？ 如果无法做到这一点、您能否分享每个滤波器生成第一个样本所需的主时钟数？
对于 FIR1 滤波器、是 给定的延迟、包括初始 Sinc5 滤波器还是不包括。 如果是后者、Sinc5 滤波器的延迟是多少？
此外、我假设、由于这些表是分别为每个滤波器给出的、因此数据仅针对特定的滤波器而不是整个处理链给出、对吗？
此致、
Maciej Kopeć ć
Bustec Ltd. FPGA 工程师
