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[参考译文] ADS61B49:启用低速模式

Guru**** 2928980 points
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1580749/ads61b49-enable-low-speed-mode

部件号: ADS61B49

之前设计的电路板包含 ADS61B49IRGZT。 已确认此组件出现故障、我们已将其更换。

替换后、开始出现相位对齐误差。 调试表明、打开/关闭使能低速模式设置解决了问题。

所以、我有问题

“修订历史记录“显示了从 A 更改为 B 的变化、但我认为没有任何专门与 Q2 和 Q3 相关的更改或勘误表。

问题 1

设置开关指令提到 100MSPS、但实际阈值是多少?如果可能、了解元件变化也会有所帮助。

问题 2

从 2018 年到 2025 年、该阈值是否有任何变化?

问题 3

如果 2018 年至 2025 年期间职能有任何其他细微变化、请告诉我。

此致、

TTD

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    你好

    我只能找到以下历史记录。 我没有在数据库中找到任何其他的东西。

    请告知具体故障、以便我进一步了解。

    -康

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    您好、 Kang、

    感谢您的答复。

    采样率为 100MSPS。 如果启用低速模式、则增加输出时钟和数据之间的设置保持裕度。

    因此、FPGA 可以接收时钟和发送数据。 正确吗?

    此致、

    TTD

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    继续这一主题

     回复:ADS61B49:关于低速模式 

    TTD、

    低速模式只需调整内部时钟电路、即可在较低速度范围内优化 ADC 性能。 遗憾的是、我无法进一步了解设计的确切性质。

    -康