Other Parts Discussed in Thread: ADC3662EVM, ADC3662
器件型号： ADC3662EVM
主题中讨论的其他器件： ADC3662
您好专家、
我有 TrenzElectronic TEBF0818 的 FPGA 主板、组装 TE813 FPGA 核心板、连接到 TI ADC3662EVM 模块版本 E（1 线 10MSPS 模式、所有 LVDS 在 FPGA I/O 单元内均由 100 Ω 电阻端接）、按照以下步骤进行修改：
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拆下 R46（0 Ω）和 R47（0 Ω）。 这会将来自 J9 的差分时钟信号从 CLK_P 和 CLK_N 上断开
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安装 R39（0 欧姆）。 这会将 FPGA_CLK 与 CLK_P 连接
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卸下 R45（49.9 欧姆）和 R48（49.9 欧姆）。 这将移除差分时钟终端
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安装 R44（49.9 欧姆）。 FPGA_CLK 单端时钟终端
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安装 R52（0 欧姆）。 FPGA_CLK 单端时钟终端
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卸下 R150（0 欧姆）并安装 R151（0 欧姆）。 这是为了与 FPGA IO 电压保持一致
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卸下 R139（0 欧姆）并安装 R133（0 欧姆）。 这将断开来自 FTDI 芯片的 SCLK 信号、并连接来自 FPGA 的 SCLK_FPGA 信号。
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卸下 R140（0 欧姆）并安装 R134（0 欧姆）。 这将断开来自 FTDI 芯片的 SEN 信号、并连接来自 FPGA 的 SEN_FPGA 信号。
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卸下 R141（0 欧姆）并安装 R135（0 欧姆）。 这将断开来自 FTDI 芯片的 SDIO_OE 信号、并连接来自 FPGA 的 SDIO_OE_FPGA 信号。
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卸下 R142（0 欧姆）并安装 R136（0 欧姆）。 这将断开来自 FTDI 芯片的 SDIO_I 信号、并连接来自 FPGA 的 SDIO_I_FPGA 信号。
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卸下 R144（0 欧姆）并安装 R137（0 欧姆）。 这将断开来自 FTDI 芯片的 SDIO_O 信号、并连接来自 FPGA 的 SDIO_O_FPGA 信号。
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卸下 R156（0 欧姆）、安装 R165（0 欧姆）、安装 R166（0 欧姆）。 这将断开来自 FTDI 芯片的 SCL_I2C 信号、并连接来自 FPGA 的 SCL_I2C_FPGA 信号。
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卸下 R157（0 欧姆）并安装 R167（0 欧姆）。 这将断开来自 FTDI 芯片的 SDA_OUT_I2C 信号、并连接来自 FPGA 的 SDA_OUT_I2C_FPGA 信号。
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卸下 R161（0 欧姆）并安装 R168（0 欧姆）。 这将断开来自 FTDI 芯片的 SDA_IN_I2C 信号、并连接来自 FPGA 的 SDA_IN_I2C_FPGA 信号。
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卸下 R53（0 欧姆）并安装 R50（0 欧姆）。 这会将 DCLKIN 差分信号连接到 DCLKIN_FPGA 差分信号、而不会连接到 DCLKIN_SMA 差分信号。
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移除 SMA 连接器 J4 和 J6。 这些连接器与 Zynq UltraScale+评估板中的 SFP 笼发生冲突。 它们为 ADC 通道 B 的输入信号提供差分模拟接口、该接口在测试期间不会使用。
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卸下组件 U18 (LSF0204RUTR) 并按如下所述连接其引脚：
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引脚 7 (B4)->引脚 5 (A4)
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引脚 8 (B4)->引脚 4 (A4)
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引脚 9 (B4)->引脚 3 (A4)
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未安装元件 U19A (SN74LVC1G125DCKT)
这是与 FPGA 的 ADC3662 进行通信所必需的吗？ 但我无法从寄存器 0x20、0x21 和 0x22 读取非零默认值。 我使用定制的串行 FPGA 驱动程序进行通信。 我能够从 0x00、0x07、...0x34 写入寄存器、之后从寄存器读取所有正确的值。 我认为串行驱动器运行正确。 但复位后、我无法读取 0x20、0x21 和 0x22 的默认非零值 — 始终读取零。
此外、我生成的 DCLKIN = 80MHz 为 LVDS 1、8V、CLK = 10MHz 1、8V 单端。 两个时钟都是从一个 PLL 生成的=相位对齐。 但有时我会观察到从 FPGA 返回的 DCLK 缺少周期、FCLK 在预期上升/下降沿之前和之后出现振荡。 我只看到一次 FCLK 没有这些伪影、但在断电和上电后、它再次进入问题状态。
我只看到这一次 (DCLK=DCLK、100MHz、CLK=CLK 10MHz)-断电->上电后、我再次看到类似于下一个打印屏幕 100MHz、其中 DCLK=CLK、10MHz。
我还看到、在硬件和串行配置设置相同的情况下、波形在断电和上电后会发生变化。
我在没有任何初始化到 1 线 16 位和初始化但结果相似的情况下尝试了该方法。 波形似乎仍然很糟糕。
这是我尝试过的设置：
Write_ADC_register(0x00, 0x01);
Delay(100000000);
Read_ADC_register(0x20);
Read_ADC_register(0x21);
Read_ADC_register(0x22);
Write_ADC_register(0x07, 0x6C);
Write_ADC_register(0x13, 0x01); // E-Fuse load
Delay(100000000);
Write_ADC_register(0x13, 0x00);
Write_ADC_register(0x19, 0x00); // FCLK config
Write_ADC_register(0x1B, 0x88); // Set resolution
Write_ADC_register(0x20, 0x00); // FCLK pattern
Write_ADC_register(0x21, 0xF0); // FCLK pattern
Write_ADC_register(0x22, 0x0F); // FCLK pattern
//Write_ADC_register(0x08, 0x00);
//Write_ADC_register(0x09, 0x0B); // Disable DA1/DB0/DB1
//Write_ADC_register(0x09, 0x00); // Enable all Data lanes
//Write_ADC_register(0x09, 0x30); // Disable DCLK, FCLK
//Write_ADC_register(0x19, 0x10);
Write_ADC_register(0x24, 0x00);
Write_ADC_register(0x25, 0x00);
Write_ADC_register(0x08, 0x02); // Disable B channel
Write_ADC_register(0x09, 0x0B); // Disable DA1, DB0, DB1黄色-> FCLK_P、绿色 FCLK_N、粉色->差分 FCLK_P-FCLK_N
黄色-> DCLK_P=CLK、绿色 80MHz（单端）= 10MHz
当 DCLK = 80MHz、CLK = 10MHz 时、出现奇怪的 FCLK_P/N 行为
此致、
Petr Burda.
