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[参考译文] ADC168M102R-SEP:三 ADC A 和 B 的通道 2 都会泄漏

Guru**** 2766675 points
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1617118/adc168m102r-sep-leaking-channel-2-on-3-both-adc-a-and-b

器件型号: ADC168M102R-SEP

您好 TI 团队

目前我们在读取 ADC 时面临问题。 在施加外部直流电压时、两个通道之间似乎有漏电流、使用万用表读取时无法观察到这种情况、因此 ADC 的两个输入似乎都正常。   

  • 配置:
    • M0/1 = 0
    • 全时钟模式
    • RD 和 CONVST 连接在一起
    • 运行期间 CSn 为低电平
    • REFIO1 上的 ADC 基准、外部 REFIO1 具有 22uf 和闭合 100nF 电容。
    • CMx 外部悬空。 <-我们目前通过将其连接到 GND 进行测试
    • Pseud differtial
    • 多路复用器通道 0、1 在 A 和 B 上都接地
    • 多路复用器通道 2、3 在 0.317V 内连接到电源
  • 配置寄存器:
    • CONFIG = 0x01C0、全时钟、伪
    • 配置手动开关顺序 0、1、2、3 = 0x00C00、0x40C00、0x80C00、0xC0C0
    • REFDAC1 = 0x3C0 -> 2.35V
    • REFCM = 0xFF00

问题:

因此、当我们注入 2、3 A 电压的其中一个通道时、可以看到另一个通道也会获得一些能量、并且它会漏掉另一个通道。 即通道 2 具有 3V 电压、因此在输入端、使用万用表读取数据可以看到、当我们读取 ADC 时、我们在通道 2 中看到的值为 2.9、在通道 3 中看到的值为 0.4。

在 ADC 运行中、我有一个疑问:

在我的配置中、读取和 CONVST 连接在一起。 正如数据表中所述、为了加快读出速度、我们在 BUSY 处于低电平之前读取数据、这两者都置为有效并持续 20 CLKS。  

有什么想法会导致这种行为?

 

谢谢和 BR

 

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    因此、经过进一步检查后、好像 S+H 未完全放电、我们遵循了数据表中关于缓冲器的建议。 当采样两次相同输入时、第二次正常。 由于我们有 CONVST 和读连接、因此我们将它们保留大约 20 个周期。 放电是否有问题?

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    你好、JTW、  

    欢迎来到 TI 的 E2E 论坛! 非常感谢您对系统配置的详细描述、非常感谢。  

    顺便说一句、共享的配置很好、我认为没有问题。 尽管我很好奇、在测试中将 CMx 短接至地(REFCM = 0xFF00 将共模设置为内部 REFIO1、用于 ADC 采样目的,它不在使用中)、但这与电流问题无关。  

    一定会有一些通道间存储器、尤其是当一个通道的电压大于 VREF/CM 且另一个通道接近 GND 时、但在该范围内很不常见。 我想确认这不是一个时间问题。   

    您是否能够共享示波器或逻辑分析仪图像、看看读取这两个通道时数据事务的样子?

    SCLK 频率是多少?  

    在这里确认、整个帧是否有 40 个时钟?  CONVST/RD 在第 1 个上升时钟之前是否至少 12ns 变为高电平?  

    您是否可以尝试使 CONVST/RD 保持置为有效达 20 个以上的时钟、以便确保 RD 下降沿不会过早触发并且 ADC 正在输出旧数据?  

    此致、  

    Yolanda

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    你好、Yolanda

    感谢您的快速答复

    我可以提供一些额外的信息,接地没有改善的情况.  

    建立时间保持~14ns、可以增加。 我们目前降低了 9MHz 的速度、但希望实现尽可能高的采样率。 我们可以将 CONVST/RD 保持更长的时间、实际上我这样做 22 个周期、这使得情况更加恶化。  

    对每个通道进行两次采样确实遇到了问题、实际上我担心多路复用器切换的稳定时间是问题所在。

    几个后续问题:

    1. 多路复用器开关设置时间?
    2. 多路复用器切换的确切点?
    3. 我们是要等待 BUSY 低电平直到我们读取、还是可以更早读取一位?
    4. 由于我们在同一信号上具有 RD/CONVST、因此存在一点问题、因为 CONVST 在上升沿采样、而 SDI 在下降沿采样。 RD 是不同步信号还是在边缘进行采样、不管怎样、RD 和 SDI 需要多远的距离? 或者,当我们可以保留 TS1 和 TH1 时,这是否包括? SDI 是否同时采样?

    BR

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    你好、JTW、

    您能否分享数字通信的原理图、示波器或逻辑分析仪图像、以及读取的原始数据在第一次(有错误)和第二次读取(正确)中为 1 个通道查找什么?

    第 2 个读数是在第一次读取后立即进行、还是两者之间存在通道变化?  

    什么用于驱动 ADC 输入? 是否进行了任何仿真或计算、以确保它可以驱动 ADC 的采样保持电路?  

    多路复用器稳定时间完全在采集时间内。  

    此致、  

    Yolanda

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    您好 Yelonda

    是的、基本上我们从上一次读取了一次、使用了相当多的能量、第二次采样可以、两次采样之间没有切换、而是切换。 理想情况是每次都切换。 我看到、当我将 const/rd 延长到高值时、情况会变得更糟。 因此、我假设多路复用器开关在下一个读取通道的时钟输入时发生。 从而尽可能提高采样频率。 通过这种双采样、我们损失了一半的速率。 我们无法在这里分享的架构。

    将提供一些捕获结果。 我们每次都会切换。 您能否回答其余的问题、因为 DS 的回答不是很清楚:

    1. 多路复用器开关稳定时间?
    2. 多路复用器切换的确切点?
    3. 我们是要等待 BUSY 低电平直到我们读取、还是可以更早读取一位?
    4. 由于我们在同一信号上具有 RD/CONVST、因此存在一点问题、因为 CONVST 在上升沿采样、而 SDI 在下降沿采样。 RD 是不同步信号还是在边缘进行采样、不管怎样、RD 和 SDI 需要多远的距离? 或者,当我们可以保留 TS1 和 TH1 时,这是否包括? SDI 是否同时采样?

    BR

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    你好、JTW、

    多路复用器在半时钟模式下的第 18 个时钟下降沿(或全时钟模式下的第 24 个上升沿)之后切换。 开关 延迟在 ns 范围内、tD2 可用作保守的稳定延时时间。  

    在半时钟模式下、转换需要 17.5 个时钟、然后器件需要半个时钟来为内部电容器预充电、然后开关连接到输入进行采集。  

    BUSY 无需处于低电平即可读取数据、但 RD 时序对于读取正确的数据而言非常重要。  

    在上升沿对 CONVST 进行采样、而在 RD 取决于下降沿时对它进行采样。

    在全时钟模式下将两者连接在一起时、 CONVST/RD 的上升沿指定第一个时钟。 CONVST 转换为高电平后、随后的时钟上升沿(具有至少 12ns 的延迟)将是第一个时钟。 然后等待转换结束、然后降低 CONVST/RD。  

    您能否再试一次、但延迟接近 24/25 时钟?

     

    我期待捕获数据通信。  

    此致、  

    Yolanda