Other Parts Discussed in Thread: ADS6142
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部件号： ADS6142
我在以下应用中使用 ADS6142：有一个事件与 ADC 输入时钟同步、以便在采样的输出数据流中获得一致的结果。 在努力 为我的 FPGA 测试台构建 ADC 行为的粗略模型以及与模拟前端的交互后、我意识到采样数据时序与我预期的信号相对时序不同。 我正在发生 62.5ns 事件的 12MHz 上运行、因此将事件行为与数据流相关联很明显、我可以从数据中得出的唯一结论是 ADC 正在 ADC 输入时钟的下降沿（而不是上升沿）启动转换。 我已经测试并观察到在 24MHz 下运行时的相同行为、并且还设法获得一个与我的实际电路行为相匹配的 FPGA 模型（如果我假设进行下降沿转换）。 我也验证了时钟极性。 数据表非常清楚地表明、转换在上升沿的 2.5ns 内发生。 您能否证实情况确实如此？
