Other Parts Discussed in Thread: ADS1278, ADS1271, ADS1274
器件型号： ADS1274
主题中讨论的其他器件： ADS1271、ADS1278
我的分布式系统最初仅包含 ADS1271 器件。 这些都使用 ADS1271 SYNC/PDWN 引脚进行了同步。 现在、我需要使用 ADS1274 扩展系统。 所有器件必须以相同的时序进行采样。 我尝试使用用于驱动 ADS1271 SYNC/PDWN 引脚的同一信号来驱动 ADS1274 的 SYNC 引脚、但这会导致 ADS1274 和 ADS1271 器件之间产生~2us 的采样失调电压。 我是否应该能够同步这些器件？ 如果是、您能否详细说明程序？ 谢谢你。
您好 Bryan、
是的、您需要对两个 ADC 使用相同的 CLK、SCLK 和 FSYNC 信号、然后仅调整系统中 ADS1271 和 ADS1274 之间各个 SYNC 信号的时序。 只要/SYNC 的上升沿满足相对于 CLK 的建立和保持要求、就应该能够将所有 ADC 同步到同一个 CLK 周期。
对于 ADS1271 和 ADS1278、SYNC 相对于的设置和保持要求相同、可以通过 fCLK=CLK 并将/SYNC 上升沿与 27MHz 下降沿对齐来满足。
我们没有指定 ADS1271 或 ADS1274 的精确延迟时间、您需要根据特定设置确定系统中的这个时序差。 延迟时间将是特定数量的 CLK 周期、但可能会因 ADC 的不同配置选项而异、这就是我们将延迟时间变化从最小值到最大值“舍入“为 1 个转换周期的原因、以涵盖所有可能的配置。
回答您的具体问题：
1. 是的、您只需调整 ADS1274 和 ADS1271 之间的/SYNC 信号；所有其他信号都应相同。
2. 是的,如果您将/sync 延迟 1/3 的采样周期,那么您将看到 1/3 采样周期的相对延迟。
/SYNC 输入在 CLK 上升沿同步、所有延迟都将是整数个时钟周期。
4. 是的、由于您可以按 1 个时钟周期增量移动时序、因此如果您每个数据速率周期（或 FSYNC 周期）有 256 个 CLK、则相对于数据速率的延迟分辨率将为 1/256。
此致、
Keith
您好 Bryan、
在旧的设计存档中花费了一些时间、但我确实找到了使用帧同步模式时的同步细节。 如您的数据所证明、同步是相对于 FSYNC 进行的。 换句话说、在 SYNC 变为低电平脉冲然后返回高电平后、同步过程从 FSYNC 的下一个上升沿开始。
您必须对 ADS1271 和 ADS1278 使用相同的 CLK。 此外、如果您设置 t-SCLK=4*t-CLK、也可以对这两个器件使用相同的 SCLK、并且仅相对于彼此调整 FSYNC1 和 FSYNC2、分辨率为 1 个 SCLK 周期。 假设时钟频率为 27MHz、根据您之前对 2us 差异的测量结果、您需要具有 13 个 SCLK 的 FSYNC1 和 FSYNC2 之间的相对差异。 如果您需要与最接近的 CLK 进行更精确的相位匹配、则需要为 ADS1271 和 ADS1278 使用单独的 SCLK。
我也相当确定您可以对两种 ADC 类型使用相同的 SYNC 信号、但我无法在实验室中轻松进行验证、因此我在此基础上基于我对这两种 ADC 同步行为详情的最新理解。
我还查看了之前的请求、发现有一位客户成功地使用帧同步模式同步 ADS1271 和 ADS1274、但没有详细说明他们如何这样做以确认上述方法可行。
遗憾的是、ADS1274/8 器件并非设计用于轻松与单通道 ADS1271 同步。 使用 SPI 会更容易、因为 ADS1271 上的 SCLK 频率具有更大的自由度、正如我之前提到的、SPI 中的同步是相对于 SYNC 信号的。
此致、
Keith
