[参考译文] ADS9224R：不应用上电寄存器地址初始化。

你好、Shota-San、

欢迎来到 TI 的 E2E 论坛！ 感谢您的提问。  

您是否能够 在您的系统中共享 ADS9224R 的原理图？  

我要通过观察基准电压的输出状态来检查是否正确应用了寄存器地址设置。 但是、输出始终为 2.046V、

跟进问题：

• 什么寄存器设置？  
• 您是指 REFby2 吗？  REFby2 应为 2.046V、如果 EN_REFBY2_OFFSET（地址 0x07）、则可能会偏移 100mV
• 对于基准电压、请查看 REFOUT 引脚、当内部基准处于启用状态（PD_REF = 0b：默认值）时、电压应为~2.5V。 如果 PD_REF = 1、则不会看到 2.5V。）
  • 可以使用 REFby2 进行类似的测试。  
• 另一种测试通信的方法是在配置后读回寄存器或启用测试图形模式。  

在当前的 PLD 操作中、在 DVDD 电压电平稳定在 3.3V 后、释放复位、然后我们稍后执行寄存器地址 WRITE 1µs。
在写入操作期间、每次 CS 变为低电平时、我们都会驱动 READY 低电平和 CONVST 高电平。

就绪就是数字 输出 、用于指示数据已就绪、不应驱动。  

上电后复位唤醒时间在 18ms 到 150ms 之间。 只有在使用持续时间在 50ns 至 500ns 之间的异步脉冲完成时、才是 1µs。  

如果 RESET 的低电平时间超过 500ns 或从器件读取、请在写入或从器件读取之前留出更长的延迟。  

对于 CONVST 和 CS：  

• CONVST 上升沿是启动转换的条件  
• CS 下降沿通过 SDO 和 SDI 实现数据通信
• 在 CONVST 上升和 CS 下降之间、必须有延迟、具体取决于配置/所需的区域传输。

在分享的图像中、CONVST 上升沿和 CS 下降沿似乎同时发生、这肯定是一个问题。  

您能否翻转 CONVST 的极性、确保 CS 和 CONVST 都为高电平的时间至少为 TD_CONVST_CS-MIN（具体取决于所使用的区域配置）、然后重试？

此致、  

Yolanda

这是一个附加问题、但...

• 目前、我们在上电 10ms 后执行寄存器配置。 数据表的第 7.5.1 节“就绪输出“中指出、在上电后或退出断电状态（（PD RESET/RST 的上升沿）后、READY 信号设置为高电平。 0.9ms 后、该信号变为低电平、表示器件已初始化且可以配置寄存器。 根据这个说明、10ms 的延迟是否仍然不够？ （此时在示波器波形中，就绪信号为低电平。）
• 规定 CS 为低电平时 CONVST 也必须为低电平、但在第 7.6.3 节“读取和写入寄存器“中、它指出：“主机必须将 CONVST 信号保持为高电平、以便读取和写入寄存器。“ 这是否意味着在寄存器配置期间（当 CS =“L"时“时）时）、CONVST 必须保持高电平？

你好、Shota-San、

这是一个很好的问题、回答正确、在上电并经过 0.9ms 的延迟后或就绪变为低电平后、可以对器件进行配置。  在满足 tRST-WKUP（上电后）延迟之前、不应启动转换（CONVST 不应置为有效）。  

在您分享的图像中、延迟看起来很好、复位脉冲足够短、不会导致断电、这意味着 1μs 延迟应该足够了。  

我要说的是、CS 下降沿至少与就绪脉冲对齐（如果它由 ADC 而不是控制器驱动）。

SPI 通信看起来很好。

需要注意的是、如果将使用 CONVST 来读取转换后的数据、那么相对于 CS 的极性。  当只对 寄存器进行写入或读取时、这无关紧要、因为 CONVST 对于 SPI 协议不那么重要、并且应像数据表中所述保持高电平。 但是、当涉及到转换数据时、这将是一个问题、因为它会违反时序要求。  

此致、  

Yolanda

有人指出、CS 和 CONVST 同时出现是个问题。 由于数据表中不提供 TD_CONVST_CS-MIN 信息、请您就此提供指导。

你好、Shota-San、

从 ADC 捕获数据时、 TD_CONVST_CS 取决于所使用的区域配置。  

对于区域 1：  

对于区域 2：  

选择配置的方法是使用 TD_CONVST_CS 的延迟

对于不需要 0 延迟的区域 2、CONVST 高电平与 CS 低电平之间的延迟必须在 15ns 至 180ns 之间

否则、当需要延迟（区域 1）时、应在 READY 引脚设置为高电平 (tDRDY) 后将 CS 拉至低电平。  对于 ADS9224R、从 CONVST 高电平到就绪高电平的延迟不应超过 315ns、但可以更小。   在这种模式下、为了实现最快的吞吐量、建议使用 READY 引脚、否则在 CS 变为低电平之前需要至少 315ns 的固定延迟。  

此致、  

Yolanda