Other Parts Discussed in Thread: ADC3908D025
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部件号： ADC3908D025
您好、
我当时尝试了解 ADC3908D025 的时序、特别是我想在 20MHz 处连接双通道器件。
我的建议是使用上升的 SCLK 将 A 然后 B 数据锁存到 FPGA 中、并 在下降 采样时钟上读出锁存的数据后不久、这仅在下一个边沿是下降沿时才有效。 我想这就是它的工作原理、而时序图 6.1 似乎仅显示了这一点。 但是、在这个我发现图存在问题的地方、我认为 Tpd 显示不正确、 6.10 时序表中的文本 正确（我相信）指出了“传播延迟：采样时钟下降沿到 DCLK 上升沿“。 但是、该图显示了数据转换时的 tpd。 如果绘图符号是正确的,那么我认为这打破了我的简单的界面方案,并且一切都变得更加困难。
我希望澄清一下、以便能够改进设计。
谢谢