[参考译文] DAC80504：SPI 配置

Antoine、

我与一位设计师就您的问题进行了检查、我找到了几个答案。

tCSIGNORE 用于确保靠近/CS 下降沿的 SCLK 下降沿不会误认为是第一个 SCLK 下降沿。 /CS 和 SCLK 都有一些内部时序、如果两条线几乎重合、则可能会导致问题。 您需要确保 SCLK 上升大于此时序值。

2.当然,图不是很清楚你的观点。 快速答案是肯定的、您可以按照描述的方式设置读取：

当/CS 变为低电平时、当 SCLK 为高电平时、SDO 引脚上会出现位 23。 因此、如果在/CS 变为低电平时 SCLK 为高电平、则当/CS 变为低电平时、数据将出现在 SDO 上。 读取应在前一帧的最后一个 SCLK 下降沿有效。

Joseph Wu

您好、Joseph：

感谢您的答复、

我不确定您对第 1 点的回答是否充分理解。
我将尝试 解释 我如何理解你的解释,你能验证/取消验证理解?

当/CS 信号为高电平时、SCLK 可以是任何状态、但是在/CS 下降沿之前、 IF 发生 SCLK 的下降沿时、它在/CS 的下降沿之前必须至少有 7ns (tCSIGNORE)、才不会被视为 SPI 事务的第一个下降沿（红色箭头）。 这样可以正确检测/CS il 处于低电平时的第一个 SCLK（绿色箭头）。

此致、
Antoine

您好、Joseph：

感谢您更正我的 图表、我完全同意您在这一点上的看法。

第二次答复的第二次答复、我认为我们也同意。 为了精确起见、我想说（FSD0=0 且 SCLK 在空闲时处于低电平）、第一个事务部分（命令）中的第一个 RISING_EDGE 对 SDI 上 R/W 命令位的检测没有影响、因此对 SCLK 上的第一个下降沿没有影响。

目前、我没有用于测试驱动程序的硬件平台、您建议我将该主题保留为打开状态（在测试过程中出现问题时）还是关闭该主题（因为这解决了我的问题，稍后可能会重新打开）？

此致、
Antoine