Other Parts Discussed in Thread: DAC121S101
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器件型号： DAC121S101QML-SP
Thread 中讨论的其他器件： DAC121S101
您好 TI 支持团队：
在我们的一个航天设备应用中、我们在其数据表中的最大 20MHz SCLK 中使用了 DAC121S101。
此 20MHz 由 80MHz 主时钟（在 FPGA 内部）生成、从而在 SCLK 信号上产生 50%的占空比（高电平时间）。
我们理论上仅以 DAC 数据表中有关 SCLK 周期时间的限制为依据、我们期望它完全正常工作。
但我们还必须考虑 80MHz 的潜在微小变化/精度不高。 因此、在最坏的情况下、SlCK 周期上的时序裕度会略微变为负值。
在确定此组件的最大速率时是否考虑了这种 SCLK 不精确度？
此致、
