[参考译文] ADS9110：了解 ADS9110、尤其是在增强型 SPI 上

您好 Justin、  

该图展示了 ADS9110 在上电后以最大速度和较低 SCLK 工作的能力、无需额外配置。  

我们有一篇论述了这一点的论文： 使用增强型 SPI ADC 接口简化隔离设计

此致、  

Yolanda

你好、Yolanda、

感谢您的答复。  
我已经阅读过这篇论文、但有一些信息我无法清楚地理解。  

1、在图 5 中、可以观察到与常规 SPI 相比、CNVST/CS 在增强型 SPI 上只被拉高很短的时间。 为什么？

2.从图 5（或数据表）中、我如何知道/确定将 CNVST/CS 拉高的持续时间？ 如图 5 示例所示、为什么它仅上拉 60ns？ 可以达到 30ns 吗？ 10ns？

3.下拉 CNVST/CS 后,我需要等待多少时间才能得到第一个有效的 MSB? 它是否基于数据表中的 T_DEN_CSDO？

4.这个机制是在 ADS8681W 中实现的吗？ 由于根据引脚配置、CONVST 和 CS 引脚似乎连接在一起？ 如果不是、那么我如何知道哪个 ADC 配备了这种机制？

5.本文似乎只提到了从 ADC 读取的数据、如何配置 ADC？ 是否需要额外的电线？

谢谢您、希望您能帮助我澄清我的理解。  

您好 Justin、  

[quote userid=“689103" url="“ url="~“~/support/data-converters-group/data-converters/f/data-converters-forum/1633771/ads9110-understanding-of-ads9110-especially-on-enhanced-spi/6301127 在图 5 中可以观察到、与常规 SPI 相比、CNVST/CS 在增强型 SPI 上只被拉高很短的时间。 为什么？

借助本文中提到的器件的增强型 SPI、该器件允许 CONVST 使用短脉冲来启动转换、而在转换过程中、从 ADC 读取数据。 与其他器件相比、CONVST 必须在转换期间保持高电平、因此可以读取数据。 这本质上会更大限度地延长读取时间、从而以较低的 SCLK 速度实现快速吞吐量、唯一需要注意的是数据延迟了一帧（延迟为 1 帧）。

在图 5 中、在常规 SPI 中、将转换样本“n"的“的帧、读取相同样本、但读取时间短时 SCLK 必须很快。  而在“增强型“SPI 中、读取可以在一个非常短的脉冲后开始、从而尽可能地延长读取时间、但正在读取的数据是样本 n-1。 使用该模式时、样本 n 将在第二个帧中可用。

[quote userid=“689103" url="“ url="~“~/support/data-converters-group/data-converters/f/data-converters-forum/1633771/ads9110-understanding-of-ads9110-especially-on-enhanced-spi/6301127 从图 5（或数据表）中、我如何知道/确定将 CNVST/CS 拉高的持续时间？ 如图 5 示例所示、为什么它仅上拉 60ns？ 可以达到 30ns 吗？ 10ns？[/报价]

具体取决于器件（例如 ADS9110）、CONVST 的最短高电平时间为 30ns、这是 ADC 识别转换开始并对其做出反应的最短时间。 ADS8900B 具有类似的脉冲宽度要求。  

[quote userid=“689103" url="“ url="~“~/support/data-converters-group/data-converters/f/data-converters-forum/1633771/ads9110-understanding-of-ads9110-especially-on-enhanced-spi/6301127 下拉 CNVST/CS 后、我需要多少时间等待第一个有效 MSB 可用？ 它是否基于数据表中的 t_DEN_CSDO？

是的。  

[quote userid=“689103" url="“ url="~“~/support/data-converters-group/data-converters/f/data-converters-forum/1633771/ads9110-understanding-of-ads9110-especially-on-enhanced-spi/6301127 是否在 ADS8681W 中实现了此机制？ 由于根据引脚配置、CONVST 和 CS 引脚似乎连接在一起？ 如果不是、那么我如何知道哪个 ADC 配备了此机制？

这是一个好问题。 ADS8681W 在数据表中提到了增强型 SPI、但对于此特定特性、数据表必须包含与传输“区域“1/2 或“0 延迟“传输的兼容性。  很遗憾、ADS8681W 不具有这些特性。  

[quote userid=“689103" url="“ url="~“~/support/data-converters-group/data-converters/f/data-converters-forum/1633771/ads9110-understanding-of-ads9110-especially-on-enhanced-spi/6301127 本文似乎只提到了从 ADC 读取的数据、如何配置 ADC？ 是否需要额外的电汇？

没错。 本文的目的是展示通过允许较慢的 SCLK、能够在通信过程中因隔离器而产生传播延迟的影响。 它还展示了如何在无需额外配置的情况下工作、因此在上电时、器件只需 3 个 SPI 引脚即可开始输出数据、因为这也是使用隔离器时的常见问题。  

如果需要在默认配置之外配置器件、则需要为 SDI 提供额外的导线/隔离器通道。  

希望这有所帮助。

此致、  

Yolanda

你好、Yolanda、  

感谢您的答复。

从 问题 1 的回答来看、我不清楚“被一帧延迟“。 因此、我想要求进一步澄清。

使用增强型 SPI 协议（CS 仅在 t_WH_CONVST 期间上拉）、

假设我的 t_cycle 为 1000ns、是否意味着 t = 0-1000ns 期间转换的 ADC 数据仅在 t = 1000ns 后才可用（假设使用 ADS9110、我只能使 t = 1039ns 时的数据 MSB）？

另一个问题是、如果假设我在 t=0-1000ns 上配置 RD_REG 命令、并在 t=1000-2000ns 期间从 SDO 获取数据、那么我捕获的数据是来自上一个周期的 ADC 转换数据还是从寄存器读取的内容？

您好 Justin、  

是的、这意味着由 CONVST 脉冲启动的转换数据将在下一个周期才能看到。  

使用区域 2 传输时、CONVST/CS 可在 t_WH_CONVST 之后变为低电平。 此时、器件仍在转换样本 C、因此输出与上一个转换结果（样本 C-1）相对应。  采样 C 到达第 2 个帧后完成了转换。 当 CONVST/CS 再次切换时、器件开始采样 C+1 的转换、样本 C 的结果变为可读取。  

对于区域 1、必须等待降低 CS（或 CONVST 和 CS，如果短接）、直到转换完成 (tCONVmax)、以便读取样本 C。这种方法为胎面留出的时间更少、这意味着 SCLK 必须更快以保持最快的吞吐量。  

区域 2 的优势是胎面最大化、使较慢的 SCLK（不易受到隔离器传播延迟的影响）仍能实现最大吞吐量。 缺点是一次转换延迟、这意味着输出会偏移一帧。  

另一个问题是、如果我在 t=0-1000ns 上配置 RD_REG 命令、并在 t=1000-2000ns 期间从 SDO 获取数据、我捕获的数据是上一周期的 ADC 转换数据还是从寄存器读取的内容？

如果使用至少 20 个 SCLK 向 RD_REG 的器件写入命令、相应的寄存器地址内容将在下一帧中输出。 为了读取转换数据、需要使用 NOP 命令。  

请记住、如果尝试使用 RD_REG 或 WR_REG 读取或写入寄存器、器件必须注册至少 20 个 SCLK、如果注册的 SCLK 较小、该命令将无效、它将被注册为 NOP 命令。 在这种情况下、您将能够在下一帧中读取数据。  

此致、  

Yolanda