[参考译文] ADS52J90：使用多个 ADC 同时采样

您好、

请您回复。

我有其他问题 1、2 和 4。

1.

8.3.4 使用 TX_TRIG 的器件同步  似乎仅介绍  32 路输入模式和 8 路输入模式。  在本例中、我想使用 16 输入模式。

对于 16 输入模式、您是否有任何指导原则和时序图？

“系统时钟“是否是指 来自外部的采样时钟 (CLKM/N)？

我的目标采样率为 10MSPS

图 60. 32 输入模式下具有 TX_TRIG 信号的奇数和偶数通道采样即时定义机制

图 61. 8 输入模式下采样时钟分频产生的转换时钟机制

2.

我明白你的建议。

顺便说一下、是否可以给内部时钟发生器增加延迟？

请告诉我是否有一项功能可以在四个 ADC 的输入时钟出现偏斜时进行微调。

3.

好的、我请参阅数据表。

4.

16 个内部 ADC 的采样时序误差是多少 (xxns 或 xxps)？

我相信外部提供的系统时钟 Fs 与转换时钟发生器提供给 16 个 ADC 的转换时钟 Fc 之间的抽头（孔径延迟）为 1.6ns（典型值）。 由于时钟以 1.6ns（典型值）的延迟提供给每个 ADC、我的理解是否正确、16 个内部 ADC 之间的采样时序误差极小？

δtAP μ s（器件之间的孔径延迟变化）为±0.5ns。 例如、如果器件 A 为+0.5ns、器件 B 为–0.5ns、最坏情况是否会导致两个器件之间的最大采样时序误差为 1ns？
在使用四个器件的应用示例中、最大采样时序误差是否仍为 1ns？

其他信息。

我的目标配置是 使用 16 个 ADS52J90s (16 输入模式/12 位/10MSPS) 对全部 256 个通道进行同步采样。   

此致、

TTD

您好、

1.在 TX_TRIG 延迟方面、它将与类似 图 60 采用 TX_TRIG 的 32 输入模式下的奇数和偶数通道采样即时定义机制。 有关数据采样时刻、请参阅数据表的图 57、58 和 59。 图 58 说明了 16 输入模式下的数据采样时间点。

系统时钟是应用于 CLKM/P 引脚的外部时钟

2.没有 微调 四个 ADC 输入时钟中的偏斜的功能

3、是的、 16 个内部 ADC 之间的采样时序误差小于 0.1ns。  

最坏的情况是否会导致两个器件之间的最大采样时序误差为 1ns？  “是的,这是 可能的

对于各种器件、采样时序误差的典型值为 1ns。 在具有 4 个器件的系统中、所有器件的典型变化为 1ns。

您好、

感谢您的答复。

是否有办法测量实际电路板上两个器件之间的采样时序误差 δtAP（器件之间的孔径延迟变化）？

如果我将相同的数据（例如正弦波）输入到 256 个通道中、执行模数转换、然后通过使用 FPGA 比较几个数据周期来系统校准系统、我是否可以在 1ns 内对齐时序？

此致、

TTD

您好、

 测量 δtAP 的方法是根据采样率提供慢速正弦信号。 例如、50MHz 采样率的 5MHz 输入信号应使正弦波的过零与时钟转换边沿对齐。 请注意：必须确保正好在器件引脚的输入端。 这样、在 ADC 输出数据中捕获的测量相移将为一个器件提供孔径延迟。 对于每个器件也应进行相同的操作。 每个器件的抽头已知后、两个抽头的差异为 δtAP μ A。  

计算 μ δtAP 后、可以进行系统校准

您好、

感谢您对多个器件之间的校准建议。

我知道这是 ADC 的标准校准方法。 例如、由于 EVM 包含 ADT1-6T（变压器）或 THS4509 (FDA)、用于将单端信号转换为差分信号、因此我认为校准方法也考虑了这些元件引入的延迟。

问题 5.

为了进行总结、我的理解是否正确、器件内和器件间的 ADC (10MSPS) 采样时序误差如下所示？

器件的・通道 ADC 之间的采样时序差异（数据表中未指定）→在 0.1ns 以内（基准值）
器件间・时序差异（δtAP 2 μ s）→±0.5ns（典型值）

问题 6.

δtAP 是否假设系统时钟 FS（来自 CLKM/P 的外部时钟）以完全相同的时序（边沿）应用于所有器件？

问题 7

此外、虽然数据表中列出了四个应用示例、但我的理解是否正确、  即使在使用 16 个器件时、1ns（δtAP 0.5ns）（±μ s）的标准值也适用？

此致、

TTD

您好、

Q5:是的。 是的。

Q6：是的、这种情况下假设 FS 同时应用于所有器件。

问题 7：是的。  ±0.5ns 的变化适用于 16 个器件。