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[参考译文] ADC12DJ2700：TI_JESD20P_IP、环回仿真问题

admin
Guru**** 2892630 points

Other Parts Discussed in Thread: TI-JESD204-IP

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1643024/adc12dj2700-ti_jesd204_ip-loopback-simulation-issue

器件型号： ADC12DJ2700
主题中讨论的其他器件： TI-JESD204-IP

您好、

我正在 TI_JESD20P_IP 上运行环回仿真、但 qpll0 存在锁定问题。

我在 GTHand Gty 两个环境中运行仿真、在 Gty 环境中、qpll0 上的锁存在问题。

 

首先、无问题的“GTH“环境如下所示：

  1. Vivado 版本：2021.2
  2. TI-JESD204-IP 参考设计：zcu102_8b10b  
  3. FPGA：kintex UltraScale, XCKU040 (GTH)
  4. 收发器向导的物理资源：QuadX0Y2(MGTREFCLK0)、QuadX0Y3(MGTREFCLK0Y2)
  5. 结果：qpll0_locked[1：0]是“11“、因此没有问题。 环回仿真也很好。

 

第二、“Gty“环境如下：

  1. Vivado 版本：2021.2
  2. TI-JESD204-IP 参考设计：vcu118_8b10b  
  3. FPGA：kintex UltraScale+、 XCKU3P(Gty)
  4. 收发器向导的物理资源：QuadX0Y2(MGTREFCLK0)、QuadX0Y3(MGTREFCLK0Y2)
  5. 结果：qpll0_locked[1：0]为“01“、因此第二个位不会变为 1。

并且收发器在两种环境中的设置是相同的。

 

可能会出现什么问题？ 请提供帮助。

 

此致

Cho

 

  • 0
    TI__Guru**** 2892630 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    尊敬的 Cho：

    请确认收发器包装器逻辑在两种情况下是否相同。 xcvr 基准时钟 (gtrefclkxx_in) 可能未正确连接。 它是一个 2 位输入（因为您使用两个四通道）。

    此致、
    阿米特

  • 0
    TI__Guru**** 2892630 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    尊敬的 Amet Bagwe：

    我使用 Gty 检查了 TI-JESD204-IP 参考设计：vcu118_8b10b 文件中的 Gty_8b10b_rx.sv。

    它在更改 xcvr_gen 中的.gtrefclk00_IN (gt_refclk0_buf)->.gtrefclk00_IN（｛NUM_QUADS｛gt_refclk0_buf｝）后工作。

    参考设计 vcu118_8b10b 中的 gtrefclk00_IN 中似乎缺少 NUM_QUADS 参数。

    然后我修改了它并再次运行仿真、它就会正常工作。  

    此致、

    Cho