[参考译文] ADS127L21：ADS127L21 开始引脚时序模糊性：数据表引用从 CLK 上升沿开始、但 EVM DRDY 行为建议下降沿时序

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https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1645769/ads127l21-ads127l21-start-pin-timing-ambiguity-datasheet-references-start-to-clk-rising-edge-but-evm-drdy-behavior-suggests-falling-edge-timing

器件型号： ADS127L21

我想澄清 ADS127L21 上 START 输入的时序规格。

在数据表中、启动时序是根据 CLK 的上升沿指定的。 但是、观察 ADS127L21 EVM 信号时、我看到 DRDY 在 START 的上升沿后恢复为高电平、这表明相对于 CLK 的下降沿（而不是上升沿）可以有效地解释 START 事件。

根据 EVM 波形、仅当将 START 视为相对于 CLK 下降沿进行采样或应用时、观察到的 DRDY 行为看起来才是确定性的。 如果 START 确实以数据表中写入的 CLK 上升沿为基准、则当 DRDY 置为无效的那一刻、测量的波形中就会出现不确定性。

请您澄清一下：

1. 在哪个 CLK 边沿开始在内部进行实际采样？
2. 数据表时序图是否如图所示正确、或者是否缺少有关启动内部同步的任何详细信息？
3. 在 ADS127L21 上进行开始转换后、应立即如何解释 DRDY 行为？

我附加了逻辑分析仪波形。

在第一个波形中、START 满足相对于 CLK 上升沿的建立时间。 在第二个波形中、在 CLK 上升沿之后开始转换、因此、根据数据表时序说明、只能在下一个上升时钟周期接受它。

但是、DRDY 在第二个捕获的波形中的反应更快。

如果我假设在 CLK 下降沿实际对 START 进行采样、那么两个波形都以确定性方式解释了观察到的 DRDY 行为。 如果假设 START 严格参考数据表中所述的 CLK 上升沿、则观察到的 DRDY 置为无效时序看起来具有不确定性。