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器件型号： ADS9219
你好、Yolanda、
我尝试通过当前讨论的“回复“按钮与您联系、但每次遇到错误且消息未通过。
跟踪 DCLCK 频率计算—我之前的 DCLK 频率与 OSR 问题是否有任何更新？
自我上次收到消息以来的其他几个数据点、如果它们有所帮助：
- 我在 SMPL_CLK 停止的情况下运行完整的 SPI 初始化、然后等待 30ms、然后启动 SMPL_CLK。 DCLK = 96MHz、FCLK = 2MHz。
- 我还尝试在 SMPL_CLK 已在运行时重新运行初始化。 相同的结果：DCLK = 96MHz、FCLK = 2MHz。
因此、在这两种情况下、FCLK 都正确进行 OSR=4 分频、但 DCLK 保持在 OSR=1 速率。
请您确认一下以下哪一项：
- 在工作的 OSR=4 设置中、DCLK 是否实际上下降到 24MHz（即 SMPL_CLK× 12/4）？ 或者 DCLK 是否保持在 96MHz 并且只有 FCLK 发生变化？
- 如果 DCLK 应该保持在 96MHz、无论 OSR 如何、接收器应该如何通过在 FCLK 上进行门控来知道哪些 DCLK 边沿承载有效的平均数据？
任何一个答案都 可以解锁我们。 感谢你的帮助。
此致、
Cristian