[参考译文] ADC12QJ1600EVM：使用 EXT LMK 连接到 ADC 时的时钟输出问题

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https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1642012/adc12qj1600evm-clocking-output-issue-with-ext-lmk-to-adc

器件型号： ADC12QJ1600EVM
主题中讨论的其他器件： ADC12QJ1600

主题： ADC12QJ1600–使用外部 LMK 时钟时、FMC 上缺少 FPGA_CLK 和 SYSREF

您好：

我正在使用 ADC12QJ1600 EVM、该 EVM 通过 FMC 连接到 FPGA 平台 (ZCU106)。

消息

• 来自 LMK 器件→ADC 的外部时钟（EXT CLK 模式）

• JESD204 链接到 FPGA

• ADC EVM 和 FPGA 之间的 FMC 连接

观察

我使用示波器直接探测 FMC 引脚并观察到：

• 时钟出现在：

  • B20/B21

  • D2/D3

  • 这些频率与预期的 FPGA 参考时钟频率相匹配

  • 我认为它们对应于 FPGA_GBT_CLK（MGT 参考时钟）

• 在以下情况下未观察到信号：

  • FPGA_CLK

  • FPGA_SYSREF

  • FMC 上的其他预期时钟输出

问题

1. 使用外部 LMK 时钟源时：

   • 默认情况下是否应驱动 FPGA_CLK 和 FPGA_SYSREF？

   • 或者、它们是否需要特定配置（寄存器设置，LMK 布线或 EVM 跳线设置）？

2. 仅 驱动 GBT/MGT 参考时钟 (B20/B21、D2/D3) 是正确的、同时：

   • FPGA 结构时钟 (FPGA_CLK)

   • SYSREF
     必须显式启用或路由？

3. 此行为可能是由于以下原因造成的：

   • LMK 配置

   • EVM 跳线设置

   • 或 ADC 寄存器配置？

附加上下文

目前、我只在 MGT 基准时钟引脚上看到有效时钟、mgt_rx_usrclk2如果未提供 FPGA_CLK、我计划从 JESD 接收器获得系统时钟 ()。

我附上了相关的 FMC 时钟图以供参考。

如果您对预期时钟输出和所需配置做出任何澄清、我们将不胜感激。

谢谢你。