Other Parts Discussed in Thread: DAC60501
部件号： DAC60501
大家好！
客户正在评估 DAC60501。
一些器件正确输出 DCOUT、而其他器件仅输出 0V（可能是默认值）。
控制为 SPI、时钟为 32MHz。
将时钟从 32MHz 更改为 16MHz 可实现对之前具有 0V 输出的器件的控制。
时钟的上限为 40MHz、因此 32MHz 应该正常。
7.6 时序要求：我在 SPI 模式下检查了时序、发现没有问题。
还有其他可能的因素吗？
此致、
Ishiwata
尊敬的 Joseph-san：
感谢您的支持。
我们收到了客户提供的波形。
请回顾一下。
如果您有任何要求、请告知我们。
此致、
Ishiwata
Ishiwata-San,
我认为这可能仍然是一个时间问题。 数据表中的 SPI 模式时序要求是在指定的输入信号上升和下降时间为 1ns 的情况下给出的。 在客户的示波器照片中、上升和下降时间接近 3ns。 这可能是示波器探头补偿的问题、但如果 SPI 线路上存在额外的电容、则可能会减缓高/低数字转换。
此外、SCLK 的上升与数据线的上升之间存在延迟。
这将取决于微控制器、但确实会使建立时间和保持时间的时序出现偏差。 在图中、数据线延迟约 7ns、如果上升时间有另一个延迟、则这会显著缩短设置时间。 通常、建立时间为 5ns、但同样大部分建立时间被 SDIN 延迟和上升时间占用。 由于该延迟、保持时间不是问题。
最后一个可能的问题是 SDIN 中的杂散上升高达 0.6V。
我不确定这是什么、但如果在错误的时间出现电压升高的情况、可能会导致错误的数据传输。 我不知道这是否是一个真正的问题、或者这种 EMI 是否导致了数据的这种上升。 不管怎样,我想我要指出。
Joseph Wu
Ishiwata-San,
上升时间未列为规格、但它是时序表的一个条件。 它在时间顶部的文本中列出：
通常、较慢的上升和下降时间会影响时序。 第一个输入数字栅极可能具有稍高的传播延迟、因为栅极输出在有效逻辑电平之间花费的时间更长。
我担心的是、您可能会看到 10ns 的设置时间、由于转换发生的速度比预期更慢、因此额外的内部传播延迟可能会多出几 ns。
Joseph Wu
尊敬的 Joseph-san：
非常感谢您的支持。
我对设置时间有疑问。
您提到的建立时间是从时钟的上升沿到数据变化的点。
不过、数据表使用时钟的下降沿来指示数据变化。
哪一项是正确的？
此致、
Ishiwata
